• 한국초전도학회:학술대회논문집
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• 한국초전도학회 2001년도 High Temperature Superconductivity Vol.XI
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• pp.35-35
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• 2001

• 대한전자공학회논문지SD
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• 제39권6호
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• pp.26-33
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• 2002

본 논문에서는 포화영역에서 동작하는 MOS트랜지스터의 제곱특성과 소오스를 결합한 차동회로의 뺄셈기능을 이용하여 구현한 quarter-square기술방식의 새로운 4상한 MOS아날로그 곱셈기를 제안하였다. 본 논문에서 제안된 회로는 p-well CMOS 공정으로 설계-제작되어 특성측정을 하였다. 제작된 곱셈회로의 입력에 공급전압의 50%의 크기를 기치는 신호를 인가하였을 때, 1%미만의 왜율을 갖는 -1.3V에서 1.3V크기의 출력신호를 얻었고, 0에서30㎒까지의 -3㏈ 주파수대역을 측정하였고, 81㏈의 출력유동범위와 40㎽의 전력을 소모하였으며, 0.54㎟의 칩면적을 차지하였다. 제안된 곱셈회로는 회로구성이 간단할 뿐만 아니라, 입력신호가 한 개의 트랜지스터를 통하여 출력에 전달되므로 고주파 응용에도 적합하다.

• 한국통신학회논문지
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• 제9권3호
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• pp.127-131
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• 1984

벡터-매트릭스 곱셈을 인코히어런트(incoherent)광원에 의해 빠른 속도로 대량의 정보를 처리할 수 있는 IOVMM(incoherent optical vector matrix multiplier)을 구성하고 실험결과와 이론치를 비교하였다. 입력 벡터 및 매트릭스의 원소들은 양의 실수로만 국한시키고 입력 벡터는 LED배열로 나타내었으며 매트릭스는 마스크상에 면적변조방식으로 부호화하였다. 이 두 곱셈의 결과는 렌즈계를 통하여 포토 다이오우드 배열로 검출하였으며 하나의 채널로 출력신호를 관찰하기 위하여 애널로그 멀티플렉스를 사용하였다.

• 전기의세계
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• 제9권
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• pp.1-3
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• 1962

본고에서는 앞으로의 주된 연구과제인 원자로 Simulator로 쓰일 Repetitive형 Analog계산기의 multiplier용으로 사용하기 위하여, 간단하면서도 조정이 쉬우며 안정도와 신뢰도가 큰 삼극관을 사용한 Convertor 회로를 택하여 이를 실험 검토하는 한편 출력측의 cathode-follower진공관을 5751로 개변하여 우리 실정에 정합토록하였다. 즉 이렇게 하므로서 불필요한 소모전류를 절약하며 충분히 낮은 출력 impedance을 얻을 수 있고 또한 얻기에 용이하고 염가한 진공관을 사용하면서도 훌륭한 특성을 얻을 수 있다.

• 한국정보통신학회논문지
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• 제16권8호
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• pp.1753-1758
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• 2012

본 논문에서는 분산증폭기 구조를 기반으로 한 아날로그 FIR 필터 구조를 제안하고 그 특성을 분석한다. 또한, 디지털 필터 설계 기술을 이용한 간단한 아날로그 FIR 필터 설계 방법을 제시한다. 제안된 아날로그 FIR 필터는 이동평균필터와 콤필터 형태로 그 회로 구조안에 곱셈기를 포함하지 않기 때문에 multi-GHz 의 높은 주파수 대역에서도 동작 가능하게 하며, RF 시스템에서 필터와 증폭기를 결합한 형태의 응용이 가능하도록 한 구조이다. 제안된 아날로그 FIR 필터는 표준 $0.18{\mu}m$ CMOS 공정 기술을 이용하여 시뮬레이션을 수행하였고 그 결과를 MATLAB으로 모델링하여 얻은 디지털 필터의 결과와 비교하였다. 시뮬레이션 결과 제안된 아날로그 FIR 필터는 디지털 필터와 의 시뮬레이션 결과에 잘 부합하였다.

• 융합신호처리학회논문지
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• 제12권2호
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• pp.139-144
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• 2011

The modern digital logic technology does not yet satisfy the speed requirements of real-time DSP circuits due to synchronized operation of multiplication and accumulation. This operation degrades DSP performance. Therefore, the double-base number system (DBNS) has emerged in DSP system as an alternative methodology because of fast multiplication and hardware simplicity. In this paper, authors propose a novel multiplication architecture. One operand is an output of a flash analog-to-digital converter (ADC) in DBNS format, while the other operand is a coefficient in the IEEE standard floating-point number format. The DBNS digital output from ADC is produced through a new double base number encoder (DBNE). The multiplied output is in the format of the IEEE standard floating-point number (FPNS). The proposed circuits process multiplication and conversion together. Compared to a typical multiplier that uses the FPNS, the proposed multiplier also consumes 45% less gates, and 44% faster than the FPNS multiplier on Spartan-3 FPGA board. The design is verified with FIR filter applications.

• ETRI Journal
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• 제39권2호
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• pp.145-150
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• 2017

As wearable devices are powered by batteries, they need to consume as little energy as possible. To address this challenge, in this article, we propose a synergistic technique for energy-efficient approximate speech signal processing (ASSP) for wearable devices. More specifically, to enable the efficient trade-off between energy consumption and sound quality, we synergistically integrate an approximate multiplier and a successive approximate register analog-to-digital converter using our enhanced conversion algorithm. The proposed ASSP technique provides ~40% lower energy consumption with ~5% higher sound quality than a traditional one that optimizes only the bit width of SSP.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2003년도 하계학술대회 논문집 B
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• pp.1315-1317
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• 2003

In this paper, a hew ground speed signal detector used for railway vehicles is presented. A frequency 6-multiplier is designed to the proposed speed signal detector to achieve more precise ground speed from the slow analog signals made from mechanical tacho signal generator. The computer simulation is carried out to clarify its effectiveness.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1991년도 추계학술대회 논문집 학회본부
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• pp.189-192
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• 1991

This paper presents a modular structure design of analog Hopfield neural network. Each multiplier consists of four MOS transistors which are connected to an op-amp at the front end of a neuron. A pair of MOS transistor is used in order to maintain linear operation of the synapse and can produce positive or negative synaptic weight. This architecture can be expandable to any size neural network by forming tree structure. By altering the connections, other nework paradigms can also be implemented using this basic modules. The stength of this approach is the expandability and the general applicability. The layout design of a four-neuron fully connected feedback neural network is presented and is simulated using SPICE. The network shows correct retrival of distorted patterns.

• 전자공학회논문지
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• 제49권11호
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• pp.141-148
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• 2012

Oversampling 기법을 사용한 analog-to-digital (A/D) 컨버터에서 샘플링 된 신호의 signal bandwidth를 낮추어 주기 위해 데시메이션 필터가 사용된다. 본 논문은 sigma-delta ADC에 사용될 수 있는 저전력 4 단 32 bit 데시메이터 필터 디자인을 제안한다. 디지털 데시메이션 필터는 CIC(cascaded integrator-comb) filter와 세 개의 half-band FIR filter로 이루어져 있다. 전력소모를 최소화하기 위하여 CIC filter에는 pipeline구조가 사용되었고, FIR 필터의 multiplier 구조를 최적화하기 위하여 Canonic Signed Digit (CSD) 코드가 사용되었다. 130nm CMOS 공정으로 설계 자동화 CAD 도구를 사용하여 타이밍, 면적, 전력소모를 최적화하여 98.304 MHz 주파수에서 697 uW의 전력을 소모면서 32 bit, 192 kHz 아웃풋을 낼 수 있다.