• 한국정밀공학회지
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• 제15권9호
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• pp.101-110
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• 1998

In process planning for 3D pocket machining, the critical issues for the optimal process planning are the generation of cutting layers and the tool selection for each cutting layers as well as the other factors such as the determination of machining types, tool path, etc. This paper describes the optimal tool selection on a single cutting layer for 2D pocket machining, the generation of cutting layers for 3D pocket machining, the determination of the thickness of each cutting layers, the determination of the tool combinations for each cutting layers and also the development of an algorithm for determining the machining sequence which reduces the number of tool exchanges, which are based on the backward approach. The branch and bound method is applied to select the optimal tools for each cutting layer, and an algorithmic procedure is developed to determine the machining sequence consisting of the pairs of the cutting layers and cutting tools to be used in the same operation.

• 한국정밀공학회지
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• 제13권9호
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• pp.156-164
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• 1996

Tool interference is one of the most critical problems in machining die cavities and punches. When machining concave or convex regions of cavities with large radius tool in rough cutting, the tool easily overcuts or undercuts the portions of the surface, which result in machining inaccuracy. So the generation of interference-free tool path must be required for more efficient rough cutting. In this paper, we present a method for modeling die cavities which consist of simple surface or analytic compoyund surfaces and present an algorithm for checking and removing the tool interference occurred in machining the die cavities. Using these algorithms, we can represent a die cavity, and check the interfer- ence regions, and then remove these interferences. Especially we focus on the side interference in the sides of analytic elements and base surface boundary.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 하계종합학술대회 논문집
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• pp.333-336
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• 1999

In this paper, a new high speed parallel input and parallel output GF(2$^{m}$ ) multiplier based on standard basis is proposed. The concept of the multiplication in standard basis coordinates gives an easier VLSI implementation than that of the dual basis. This proposed algorithm and method of implementation of the GF(2$^{m}$ ) multiplication are represented by two kinds of basic cells (which are the generalized and fixed basic cell), and the minimum critical path with pipelined operation. In the case of the generalized basic cell, the proposed multiplier is composed of $m^2$ basic cells where each cell has 2 two input AND gates, 2 two input XOR gates, and 2 one bit latches Specifically, we show that the proposed multiplier has smaller complexity than those proposed in 〔5〕.

• 경영과학
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• 제33권1호
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• pp.89-99
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• 2016

A scheduled airlift is the most critical part of the air transportation operations in ROK Air Force. The military cargo-plane routing problem is a PDPLS (pickup and delivery problem in which load splits and node revisits are allowed). The cargo which is transported by a military cargo-plane is measured in pallet. The efficiency of pallet needs to be considered with respect to its volume and weight. There are some guidelines about orders of priorities and regulations in the military air transportation. However, there are no methodologies which can raise the efficiency of flight scheduling using Operations Research (OR) theories. This research proposes the effective computing methodology and the related heuristic algorithms that can maximize the effectiveness of the path routing model.

• 한국통신학회논문지
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• 제39C권10호
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• pp.948-956
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• 2014

오늘날 지능형 영상 검지기 시스템(Intelligent Vehicle Detection System)이 추구하는 방향은 기존 시스템의 교통 소통 정보 습득을 넘어서 교통정체, 사고 등과 같은 부정적인 요인을 줄이는 것이다. 본 논문에서는 도로 교통법규 위반 상황 중에서 가장 치명적인 사고를 유발 할 수 있는 불법 유턴 차량을 검지하는 알고리즘을 제안한다. 영상의 옵티컬 플로우 벡터(Optical Flow Vector)를 구하고 이 벡터가 불법 유턴 경로 상에 나타난다면 불법 유턴차량에 의해 생긴 벡터일 확률이 높을 것이라는 점에 착안하여 연구를 진행했다. 옵티컬 플로우 벡터를 구하기 전에 연산량 절감을 위하여 코너(corner)와 같은 특징점을 선지정한 후 그 점들에 대해서만 추적하는 피라미드 루카스-카나데(pyramid Lucas-Kanade) 알고리즘을 사용했다. 이 알고리즘은 연산량이 매우 높기 때문에 먼저 컬러 정보와 진보된 확률적 허프 변환(progressive probabilistic hough transform)으로 중앙선을 검출하고 그 주위 영역에만 적용시켰다. 그리고 검출된 벡터들 중 불법 유턴 경로위의 벡터들을 선별하고 이 벡터들이 불법 유턴 차량에 의해 생긴 벡터들인지 확인하기 위해 신뢰도를 검증하여 불법 유턴 차량을 검지하였다. 최종적으로 알고리즘의 성능을 평가하기 위해 알고리즘별 처리시간을 측정하였으며 본 논문에서 제안한 알고리즘이 효율적임을 증명하였다.

• ETRI Journal
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• 제42권4호
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• pp.505-517
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• 2020

The increasing size and complexity of deep neural networks (DNNs) necessitate the development of efficient high-performance accelerators. An efficient memory structure and operating scheme provide an intuitive solution for high-performance accelerators along with dataflow control. Furthermore, the processing of various neural networks (NNs) requires a flexible memory architecture, programmable control scheme, and automated optimizations. We first propose an efficient architecture with flexibility while operating at a high frequency despite the large memory and PE-array sizes. We then improve the efficiency and usability of our architecture by automating the optimization algorithm. The experimental results show that the architecture increases the data reuse; a diagonal write path improves the performance by 1.44× on average across a wide range of NNs. The automated optimizations significantly enhance the performance from 3.8× to 14.79× and further provide usability. Therefore, automating the optimization as well as designing an efficient architecture is critical to realizing high-performance DNN accelerators.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.1027-1030
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• 2003

In this paper, we designed GF(2$^{m}$ ) inversion and division processor for Elliptic Curve Cryptographic system. The processor that has 191 by m value designed using Modified Euclid Algorithm. The processor is designed using 0.35 ${\mu}{\textrm}{m}$ CMOS technology and consists of about 14,000 gates and consumes 370 mW. From timing simulation results, it is verified that the processor can operate under 367 Mhz clock frequency due to 2.72 ns critical path delay. Therefore, the designed processor can be applied to Elliptic Curve Cryptographic system.

• 한국정보전자통신기술학회논문지
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• 제4권2호
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• pp.83-87
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• 2011

상위수준합성에서 클록 선택은 시스템의 성능과 설계의 질에 큰 영향을 미친다. 대부분의 시스템에서 클럭은 사전에 설계자에 의해 미리 명시되어야하지만, 최상의 클록은 상이한 스케줄의 결과를 평가한 후에 탐색이 가능하다. 본 연구에서는 체이닝이 가능한 연산 집합으로부터 클록을 선택하면서 동시에 스케줄링 하는 방법을 제안한다. 제안 스케줄링 알고리즘은 선택된 클록 주기에 기초하여 비트 단위 지연시간을 고려한 체이닝을 수행하며 리스트 스케줄링 방법으로 진행한다. 실험 결과는 제안 방법이 18%의 성능 개선이 있음을 보인다.

• 한국음향학회지
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• 제18권6호
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• pp.17-30
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• 1999

본 논문은 원격회의 시스템상에서 전송실의 갑작스런 환경변화에 의해 발생하는 신호 품질의 손상을 감소시키고 스테레오 환경에서 발생하는 음향 반향 신호를 효율적으로 제거하기 위한 새로운 스테레오 음향 제거기를 제안한다. 스테레오 음향 반향 제거기에서 발생하는 주요한 문제점들은 실제 반향 경로의 긴 임펄스 응답으로 인한 반향 경로 추정상의 높은 계산량 및 스테레오 신호들간의 높은 상관관계로 인한 반향 제거기의 성능 저하 등을 들 수 있다. 이와 더불어 송신 룸내의 원단화자 주변의 환경변화에 의한 반향 제거기의 최적해의 변화가 심각한 성능 저하의 원인으로 고려될 수 있다. 본 논문은 이러한 문제점들을 해결하기 위해서 전송실의 환경 변화에 강인하고 효율적인 계산량을 지니는 Hyper-plane투영 알고리듬을 이용한 의사 스테레오 음향 반향 제거기를 제안한다.

• 대한전자공학회논문지TE
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• 제37권3호
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• pp.37-44
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• 2000

본 논문에서는 실시간 데이터 압축을 위한 Lempel-Ziv 압축기의 효과적인 하드웨어 구조를 제안한다. 일반적으로 Lempel-Ziv 알고리즘의 구현에서는 matching 바이트 탐색과 dictionary 버퍼의 누적된 shift 동작이 처리 속도에 가장 중요한 문제이다. 제안하는 구조에서는 dictionary 크기를 최적화하는 방법과 복수개의 바이트를 동시에 비교하는 matching 바이트 처리 방법, 그리고 회전 FIEO 구조를 이용하여 shift 동작 제어 방법을 이용함으로써 효과적인 Lempel-Ziv 알고리즘의 처리 구조를 제안하였다. 제안된 구조는 상용 DSP를 사용하여 하드웨어적으로 정확하게 동작함을 검증하였으며, VHDL로 기술한 후 회로 합성을 수행하여 상용 FPGA 칩에 구현하였다. 제안된 구조는 시스템 클락 33㎒, 비트율 256Kbps 전용선에서 오류 없이 동작함을 확인하였다.