• 전자공학회논문지B
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• 제32B권12호
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• pp.1572-1580
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• 1995

In this paper, a modified Chebyshev low-pass filter function is proposed. The modified Chebyshev filter function exhibits ripples diminishing toward .omega. = 0 in the passband. So, the modified filter function is realizable in the passive doubly-terminated ladder network for the order n even or odd, thus lending itself amenable to active RC or switched capacitor filters through the simulation techniques. Besides the passive doubly-terminated ladder realizability, lower pole-Q values of the modified function are accountable for improved phase and delay characteristics, as compared to classical function. We have designed the 6th order passive doubly-terminated network using the modified function. And then a continuous-time DDA(Differential Difference Amplifier) filter, which has no matching requirement, is realized by leap-frog simulation technique for fabrication. In the HSPICE simulation results, we confirmed that the designed continuous-time DDA filter characteristics are agreement with the passive filter.

• 대한전자공학회논문지SD
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• 제40권12호
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• pp.54-62
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• 2003

OTA를 이용한 전류-제어 인덕터를 시뮬레이션하기 위한 체계적인 합성 과정을 기술했다. 그 합성 과정을 통해 세 개의 시뮬레이티드 인덕터를 설계했고, 그 중에서 두 개는 새롭게 설계된 것이다. 또한, 이 합성 과정을 전류-제어 FDNR 설계에 적용했다. 설계된 회로들의 동작 원리를 제시했고, 실험을 통해 설계 이론의 타당성을 증명했다. FDNR을 전류-제어 대역-통과 여파기에 응용한 예도 제시했다.

• 한국산학기술학회논문지
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• 제21권1호
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• pp.753-759
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• 2020

본 논문에서는 통과대역에서 점진적으로 감소하는 리플을 갖는 변형된 체비세프 저역통과 필터 함수를 제안하고, 주파수 영역에서 특성을 분석하였다. 제안된 체비세프 함수는 점진적으로 감소하는 크기 특성에 의해 기존의 체비세프 함수보다 통과대역에서 크기 특성이 크게 개선되었다. 이러한 크기 특성의 변화로 위상 특성도 선형적인 특성을 갖고. 시간지연은 최고점과 최저점의 차이가 현저히 감소되면서 시간지연 특성이 개선되었다. 또한, 제안된 체비세프 함수는 짝수와 홀수 차수를 포함하는 모든 차수에서 최대전력전송이 가능한 수동 복종단 제자형 회로망으로 실현이 가능하고, 모의법을 이용하면 낮은 감도 특성을 갖는 능동 RC 필터 또는 스위치드 커패시터 필터로도 구현할 수 있다. 제안된 체비세프 필터의 특성을 고찰하기 위하여 6차 수동 복종단 제자형 저역통과 필터를 설계하였고, MATLAB과 SPICE 프로그램으로 필터 특성을 분석하였다. 제안된 체비세프 함수는 기존의 체비세프 함수가 갖는 문제점을 해결할 수 있으며, 각종 신호처리용 필터 설계에 사용 시 필터 크기, 위상, 시간 지연 특성 개선에 활용할 수 있다.

• 한국통신학회논문지
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• 제22권7호
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• pp.1579-1589
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• 1997

This paper introduces a monolithic chip 3.3V high-performance continuous-tune filter used in a CDP that can reconstruct the PDM or PWM signal output of a .SIGMA..DELTA. D/A converter. We also mentioned an active RC filter structure and filter order satisfying high-linearity and the design specification. In desigining the OP-AMP, using a structure that accepts some distortion we could reduce the chip area, and reducing the DC path using a new biascircuit gave us better power performance. The designed.SIGMA..DELTA. D/A converter post-processing filter does its smoothering operations and reconstructs the data without reducing the performance of the system.

• 한국음향학회지
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• 제10권3호
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• pp.5-12
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• 1991

本 硏究에서는 韓國語 10개 도市名을 認識 對象으로 하였다. 各 單語는 男性 話者 10人에 의하여 5번씩 反復 發音한 500單語를 對象으로 하여 필터뱅크 出力을 抽出하여 認識 파라미터로 使用하였다. 필터뱅크는 RC 能動素子를 利用하여 200[Kz]부터 1/3 octave 間隔으로 15채널로 構成하였다. 基準音은 集團化 알고리즘에 의해 設定하였으며 類似度 比較를 위해 DTW 알고리즘을 利用하였다. 距離 計算式에 따른 認識結果를 把握하기 위하여 유크리드 式과 체비셔브 式을 使用하여 距離를 計算하였으며 認識 結果 각각 16.4[%], 15.0[%]의 誤認識率을 얻었다.

• 한국컴퓨터정보학회논문지
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• 제5권3호
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• pp.76-83
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• 2000

CMOS기술의 발전에 의해 연속신호시스템은 상당한 발전을 가져왔다. 이 논문에서는 새로운 CMOS floating저항을 써서 저역통과필터를 설계하고 PSpice Simulation을 통하여 그 특성이 우수함을 입증하였다. 특히, CMOS로 구성되는 새로운 floating저항은 포화영역에서 동작하도록 구현하였다. 이 방법으로 설계된 저역통과필터는 SC필터보다 구조가 더 간단하므로 IC화 할 때 칩 면적을 감소시킬 수 있다.

• Journal of Power Electronics
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• 제15권4호
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• pp.1093-1104
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• 2015

A standard repetitive controller (RC) is theoretically able to replace a bank of resonant controllers in harmonic signals tracking applications. However, the traditional RC has some drawbacks such as a poor dynamic response and a complex structure to compensate grid frequency deviations for an effective unified power quality conditioner (UPQC) control scheme. In order to solve these problems, an improved RC with an outstanding dynamic response and a simplified grid frequency adaptive scheme is proposed for UPQC control systems in this paper. The control strategy developed for the UPQC has delay time, i.e., one-sixth of a fundamental period (T_p/6), repetitive controllers. As a result, the UPQC system can provide a fast dynamic response along with good compensation performance under both nonlinear and unbalanced loads. Furthermore, to guarantee the excellent performance of the UPQC under grid frequency deviations, a grid frequency adaptive scheme was developed for the RC using a simple first order Padé's approximation. When compared with other approaches, the proposed control method is simpler in structure and requires little computing time. Moreover, the entire control strategy can be easily implemented with a low-cost DSP. The effectiveness of the proposed control method is verified through various experimental tests.

• 대한전자공학회논문지
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• 제15권4호
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• pp.20-25
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• 1978

능동 RC 여파회로 설계에 보상 적분기와 가산 증폭기를 사용하였다. 두개의 보상 적분기를 기본회로망(메모리 소자)으로 하고 여기에 세개의 단자를 인출하여 적당한 가산 증폭기 만을 연결하므로써 평면의 좌반면에 복소수 pole을 가지는 2계 전달함수를 구현할 수 있다.

• 대한전자공학회논문지SD
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• 제44권8호
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• pp.65-73
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• 2007

본 논문에서는 UMTS용 수신기를 위한 저 전력 CMOS 연속-시간 시그마-델타 모듈레이터에 대해 논한다. 저 전력 동작수행을 위한 연속 시간 모듈레이터의 루프 필터는 선형성이 우수하고, 튜닝 회로가 비교적 간단한 active-RC 필터로 구성하였다. 본 모듈레이터의 구조는 전력 효율을 높이기 위해 24의 OSR (Oversampling Ratio)의 3차 4비트 단일 루프로 구성하였고, 초과 루프 지연 시간에 의한 성능 저하를 방지하기 위해 반주기 지연 제환 경로를 추가하였다. 제작한 회로의 SNR, SNDR, Dynamic range는 각각 71dB, 65dB, 74dB로 측정되었다. 설계한 연속-시간 시그마-델타 모듈레이터는 0.18-um CMOS 표준공정으로 제작하였고, 1.8V의 단일 전원 전압에서 15mW의 전력을 소모한다.

• 대한전자공학회논문지SD
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• 제41권10호
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• pp.69-75
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• 2004

본 논문에서는 온도 및 전원전압에 덜 민감한 기준전압을 위해 온-칩 필터를 사용하는 8b 220 MS/s 230 rnW 3단 파이프라인 CMOS A/D 변환기 (ADC) 회로를 제안한다. 제안하는 RC 저대역 필터는 기존의 큰 값을 가진 칩 외부의 바이패스 캐패시터를 사용하지 않고도 고속 동작 시 발생하는 여러 가지 잡음을 효과적으로 감쇄시키고 큰 R, C 부하에서도 기준전압의 정착시간을 줄인다. 시제품 ADC는 0.25 um CMOS 공정을 이용하여 설계 및 제작되었고, 입/출력단의 패드를 제외한 코어 면적은 2.25 ㎟ 이며 측정된 DNL 및 INL은 각각 -0.35～+0.43, LSB, -0.82～+0.71 LSB 수준을 보여준다. 또한, SNDR은 200 MS/s, 220 MS/s 샘플링 주파수에서 입력 주파수가 수 MHz에서 110 MHz까지 증가할 때 각각 43 dB 및 41 dB로 유지되었고, 입력주파수가 500 MHz 까지 증가할 때는 입력주파수가 110 MHz의 경우에 비해 3 dB 정도만 감소되었다.