• 한국HCI학회:학술대회논문집
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• 한국HCI학회 2007년도 학술대회 3부
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• pp.306-317
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• 2007

We present an interactive and accurate collision detection algorithm for deformable, polygonal objects based on the streaming computational model. Our algorithm can detect all possible pairwise primitive-level intersections between two severely deforming models at highly interactive rates. In our streaming computational model, we consider a set of axis aligned bounding boxes (AABBs) that bound each of the given deformable objects as an input stream and perform massively-parallel pairwise, overlapping tests onto the incoming streams. As a result, we are able to prevent performance stalls in the streaming pipeline that can be caused by expensive indexing mechanism required by bounding volume hierarchy-based streaming algorithms. At run-time, as the underlying models deform over time, we employ a novel, streaming algorithm to update the geometric changes in the AABB streams. Moreover, in order to get only the computed result (i.e., collision results between AABBs) without reading back the entire output streams, we propose a streaming en/decoding strategy that can be performed in a hierarchical fashion. After determining overlapped AABBs, we perform a primitive-level (e.g., triangle) intersection checking on a serial computational model such as CPUs. We implemented the entire pipeline of our algorithm using off-the-shelf graphics processors (GPUs), such as nVIDIA GeForce 7800 GTX, for streaming computations, and Intel Dual Core 3.4G processors for serial computations. We benchmarked our algorithm with different models of varying complexities, ranging from 15K up to 50K triangles, under various deformation motions, and the timings were obtained as 30~100 FPS depending on the complexity of models and their relative configurations. Finally, we made comparisons with a well-known GPU-based collision detection algorithm, CULLIDE [4] and observed about three times performance improvement over the earlier approach. We also made comparisons with a SW-based AABB culling algorithm [2] and observed about two times improvement.

• 한국정보처리학회논문지
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• 제1권1호
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• pp.105-113
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• 1994

본 논문에서는 HCH(m,p)에 기반을 둔 PALM 시스템의 구조와 네트웍의 성능을 연구 하였다. HCH(m,p)는 하나의 CP를 중심으로 p개의 AP를 연결하여 클러스터를 구성하고, 클러스터를 m-p 차원의 하이퍼큐브로 연결한 소결합 다중프로세서 시스템이다. 본 시스템에서는 AP와 CP 및 CP와 CP간을 DPR로 연결하여 워드단위의 통신이 가능하도록 구성하여 빠르고 안정된 메세지 전송을 가능하게 하였다. PALM 시스템에 사용된 네트 웍은 여러 가지 HCH 네트웍 중에서 시스템에 포함되는 AP의 갯수가 최대이나 CP 및 링크(또는 DPR)의 합이 최소인 최적 HCH(m,2) 네트웍이다. 본 논문에서는 HCH(2,2) 인 실험시스템을 구성하고 네트웍의 통신성능을 측정하였으며, PALM시스템의 작은 통 신/연산비는 메세지 통신형 다중프로세서 시스템에서도 화인 그레인(fine grain) 병렬성을 다룰 수 있음을 보인다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 추계종합학술대회 논문집(1)
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• pp.449-452
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• 2000

The economical detection of dual-tone multifrequency(DTMF) signals is an important factor when developing cost-effective telecommunication equipment. Each channel has independently a DTMF receiver, and it informs the detected signal to processors. This paper analyze the power spectra and evaluate the performance of DTMF receiver by using the quick Fourier transform(QFT) algorithm. As experimental results, it show the improved performance to the DTMF receivers and reduce memory waste and process the real-time.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.859-862
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• 2003

This paper proposes an emulation environment for SoC designs using small number of large gate-count FPGA's and a PC system. To overcome the pin limitation problem in partitioning the design when the design size overwhelms the FPGA gate count, we use bus splitter modules that replicate on-chip bus signals in one FPGA to arbitrary number of other FPGA's with minimal pin count. The proposed scheme is applied to the emulation of 2 million gate multimedia processing chip using two Xilinx Viretex-2 6000 FPGA devices in 6.6MHz operating frequency. An ARM core, memories, camera and LCD display are modeled in software using dual 2GHz Pentium-III processors. This scheme can be utilized for more than 2 FPGA's in the same ways as two FPGA case without losing emulation speed.

• 대한전자공학회논문지TC
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• 제38권9호
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• pp.21-28
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• 2001

DTMF(multi-tone multi-frequency) 신호의 경제적인 검출은 저렴한 가격의 통신장비를 개발하는데 중요한 요소이다. 현재 사용하고 있는 전전자식 교환기의 각 채널은 서로 독립된 DTMF수신기 회로를 갖고 있으며, 검출된 시노를 프로세서에 알려준다. 이때 수신기는 신호검출을 위해 DFT, FFT 및 Goertzel과 같은 알고리듬을 사용한다. 본 논문은 다중채널 DTMF 수신기 신호분석에 QFT(quick Fourier transform) 알고리듬을 적용한다. 연산수 비교를 통해 기존의 FFT, Goertzel 및 DFT 알고리듬보다 메모리 소모를 줄일 수 있고, 실시간 처리 능력이 향상된 알고리즘임을 보인다.

• 한국통신학회논문지
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• 제26권11C호
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• pp.133-139
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• 2001

DTMF(multi-tone multi-frequency) 신호의 경제적인 검출은 저렴한 가격의 통신장비를 개발하는데 중요한 요소이다. 현재 사용하고 있는 전전자식 교환기의 각 채널은 서로 독립된 DTMF수신기 회로를 갖고 있으며, 검출된 신호를 프로세서에 알려준다. 본 논문은 다중채널 DTMF수신기 신호검출에 QFT(quick Fourier transform) 알고리듬을 적용한다. 2$^{M}$개 실계수 데이터를 이용할 경우 기존의 radix-2 Cooley-Turkey FFT, Goertzel 및 DFT 알고리듬보다 처리시간과 메모리 소모를 줄이는 효과적인 알고리듬임을 보인다.다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 ITC-CSCC -1
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• pp.105-108
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• 2000

The economical detection of dual-tone multifrequency(DTMF) signals is an important factor when developing cost-effective telecommunication equipment. Each channel has independently a DTMF receiver, and I t informs the detected signal to processors. This paper analyze the power spectra and evaluate the performance of DTMF receiver by using tile quick Fourier transform(QFT) algorithm. As experimental results, it show the improved performance to the DTMF receivers and reduce memory waste and process the real-time.

• 정보처리학회논문지A
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• 제13A권5호
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• pp.413-420
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• 2006

대부분의 디지털 신호 처리기 (Digital Signal Processor)는 두 개 이상의 메모리 뱅크를 가지는 하버드 아키텍처 (Harvard architecture)를 지원한다. 다중 메모리 뱅크 중에서 하나는 프로그램용으로 나머지는 데이터용으로 사용하여 프로세서가 한 명령어 사이클에 메모리의 여러 데이터에 동시 접근을 가능하게 한다. 이전 연구에서 우리는 다중 메모리 뱅크에 효율적으로 데이터를 할당하는 방법에 대하여 논하였다. 본 논문에서는 이전 연구의 확장으로 런타임 메모리의 최적화에 대한 우리의 최근 연구에 대하여 소개한다. 듀얼 데이터 메모리 뱅3(Dual Data Memory Bank)를 효율적으로 이용하기 위해 각 메모리 뱅크에 할당된 변수를 관리하기 위한 독립적인 두 개의 런타임 스택이 필요하다. 프로시저에 대한 두 메모리 뱅크의 활성화 레코드(Activation Record)의 크기는 각 메모리 뱅크에 할당된 변수의 개수가 일정하지 않기 때문에 다를 수 있다. 따라서 여러 개의 프로시저가 연속으로 호출될 때 두 개의 런타임 스택의 크기가 크게 달라질 수 있다. 이러한 두 메모리 뱅크 사이의 불균형은 하나의 메모리에 여유 공간이 있음에도 불구하고 다른 하나의 메모리 뱅크의 사용량이 온칩 메모리(on-chip memory)범위를 초과하는 원인이 될 수 있다. 본 논문에서는 온칩 메모리를 효율적으로 사용하기 위해 두 런타임 스택의 균형 맞추기를 시도했다. 본 논문에서 제안하는 알고리즘은 상대적으로 단순하지만 효율적으로 런타임 메모리를 사용할 수 있다는 것을 실험결과를 통해 보여주고 있다.

• 정보처리학회논문지A
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• 제10A권4호
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• pp.389-396
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• 2003

인피니밴드(InfiniBand) 기술은 클러스터 컴퓨팅용 고성능 시스템 연결망으로의 활용을 목적으로 컴퓨터 업계를 중심으로 활발히 개발되고 있는 차세대 시스템 연결망 기술이다. 본 논문에서는 고성능 클러스터 시스템을 위한 인피니밴드 시스템 연결망의 설계와 구현을 다루며, 특히 이중(dual) ARM9 프로세서를 기반으로 한 인피니밴드 호스트 채널 어댑터(host channel adapter HCA) 개발에 초점을 맞추어 기술한다. KinCA라는 코드명이 부여된 HCA는 클러스터 시스템의 각 호스트 노드(host node)를 하드웨어 및 소프트웨어적으로 인피니밴드 연결망에 연결한다. ARM9 프로세서 코어는 다중 처리기 구성을 위해 필요한 기능을 지원하지 않으므로, 두 개의 프로세서간 통신 및 인터럽트 메커니즘을 설계하여 Kinch 칩에 내장하였다. 일종의 SoC인 KinCA 칩은 0.18$\mu\textrm{m}$ CMOS 기술을 사용하여 564핀 BGA(Ball Grid Array) 소자로 제작되었다. KinCA는 호스트 노드에 장착되어 송신과 수신 각각에 대하여 10Gbps의 고속 대역폭을 제공함으로써 고성능 클러스터 시스템의 구현을 가능하게 해준다.

• 한국산학기술학회논문지
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• 제9권3호
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• pp.674-680
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• 2008

범용 컴퓨팅 기반 SDR (Software Defined Radio) 시스템은 높은 개발 효율성, 소프트웨어 호환성, 범용 프로세서 사용에 따른 가격대비 성능의 혜택 등의 장점을 갖는다. 본 논문은 인텔 펜티엄 프로세서 및 리눅스로 운용되는 범용 컴퓨팅 플랫폼에서 동작하는 SDR 방식의 무선전화기 겸 워키토키 시스템의 설계 및 구현을 다룬다. 이를 위해 RF 전단부 하드웨어를 개발하여 오픈 소스로 진행 중인 GNU radio 미들웨어와 연동되도록 하였으며 그 위에 변조/복조 소프트웨어 모듈을 개발하였다. 실험 결과, 기존 900 MHz 상용 무선전화기와 호환되며 동시에 FM 워키토키를 지원하는 범용 컴퓨팅 플랫폼 기반 SDR 소프트웨어를 성공적으로 운용할 수 있음을 확인할 수 있었다. 그러나 런타임 소프트웨어 재구성 지원, TCP/IP통신 프로토콜과의 효율적인 연동 등은 향후 개선을 위한 연구가 이루어져야 할 것으로 파악되었다.