본 논문에서는 HEVC 복호기내 화면내 예측의 연산 복잡도를 감소시키기 위해 공유 연산기, 공통 연산기, 고속 smoothing 결정 알고리즘, 고속 필터계수 생성 알고리즘을 적용한 하드웨어 구조를 제안한다. 공유 연산기는 공통수식을 공유하여 smoothing 과정의 연산 중복성을 제거하고, DC모드의 평균값을 미리 계산하여 수행 사이클 수를 감소시킨다. 공통 연산기는 모든 예측모드의 예측픽셀 생성과 필터링 과정을 하나의 연산기로 처리하기 때문에 연산기의 개수를 감소시킨다. 고속 smoothing 결정 알고리즘은 비트 비교기만을 사용하고, 고속 필터계수 생성 알고리즘은 곱셈연산 대신 LUT를 사용하여 연산 개수, 하드웨어 면적과 처리 시간을 감소시킨다. 또한 제안하는 구조는 2개의 공유 연산기와 8개의 공통 연산기를 사용하여 병렬처리함으로써 화면내 예측의 수행 사이클 수를 감소시킨다. 제안하는 구조를 TSMC 0.13um CMOS 공정 라이브러리를 이용하여 합성한 결과 게이트 수는 40.5k, 최대 동작 주파수는 164MHz이다. HEVC 참조 소프트웨어 HM 7.1에서 추출한 데이터를 이용하여 성능을 측정한 결과 제안하는 구조의 수행 사이클 수가 기존 구조 대비 93.7% 감소하였다.
본 연구에서는 에어로솔의 간접 효과를 고려한 구름의 광학두께와 유효입자반경을 산출하기 위해 새로운 알고리즘을 개발하였다. 구름의 미세물리적 특성을 산출하기 위해 Nakajima and Nakajima(1995)의 방법을 응용하였다. 다양한 대기상태에서 복사전달모델을 이용하여 미리 계산한 서로 다른 LUT을 적용하여 최종 산출물인 구름광학두께와 유효입자반경을 산출하였다. 러시아지역에 산불이 있었던 2003년 5월 한반도 주변을 사례로 선택하였다. 이 때 발생한 에어로솔은 대기 흐름을 따라 한반도까지 도달하여 한반도 주변의 날씨에 매우 많은 영향을 주었다. 본 연구에서는 이 시기에 러시아 지역의 산불로 인하여 발생한 에어로솔이 한반도 주변의 구름에 어떠한 영향을 주는지 알아보았다. 이 사례의 알고리즘 적용을 위해 Terra위성에 탑재된 분광계인 MODIS자료를 사용하였다. 사례분석 결과, 에어로솔이 있는 시기에는 유효입자반경이 $20{\mu}m$ 이상의 큰 구름은 거의 존재하지 않았음에 비해, 에어로솔이 거의 없는 시기에는 $20{\mu}m$ 이상의 큰 구름도 다수 존재하였다. 즉, 에어로솔의 영향하에 발달한 구름은 구름광학두께는 크고, 유효입자반경은 작은 구름이라는 것을 확인할 수 있었다. 이러한 결과는 에어로솔이 구름의 미세물리적 특성을 변화시킨다는 것을 보여준다.
본 연구에서는 실시간 이산웨이블릿변환을 위한 컨볼루션기반 non-cascaded 구조를 구현하고자 병렬곱셈기-중간버퍼-병렬누적기의 고성능 병렬파이프라인 연산회로를 설계하였다. 이산웨이블릿변환의 컨볼루션 곱셈연산은 필터계수의 대칭성과 업/다운 샘플링이 고려된 최적화를 통해서 1/4정도로 감소시킬 수 있으며, 화상데이터와 다수 필터계수들 간의 곱셈과정을 LUT기반의 병렬계수 DA 곱셈기 구조로 구현하면 3$\sim$5배 고속연산처리가 가능하게 된다. 또한 컨볼루션의 곱셈결과를 중간버퍼에 저장하여 누적가산 과정에서 재사용하면 전체 곱셈연산량을 1/2로 감소시켜 연산전력을 절약시킬 수 있다. 중간버퍼는 화상데이터와 필터계수들의 곱셈결과값들을 컨볼루션의 누적가산 과정을 위해 정렬시켜 저장하게 되는데, 이때 병렬누적가산기의 고속 순차검색을 위해 정렬된 병렬저장이 이루어지도록 버퍼관리 구조를 설계한다. 컨볼루션의 병렬곱셈기와 병렬누적가산기는 중간버퍼를 이용한 파이프라인을 구성하게 되는데, 파이프라인 연산처리 효율을 높이기 위해 병렬곱셈기의 연산처리 성능에 맞추어 누적가산기 및 중간버퍼의 병렬화 구조가 결정된다. 설계된 고성능 이산웨이블릿변환기의 성능을 검증하기 위해서 0.18um 라이브러리를 이용한 후반부 설계를 하였으며, 90MHz에서 SVGA(800$\sim$600)영상을 30fps로 실시간 처리함을 확인하였다.
본 논문에서는 전파천문용으로 사용하기 위한 대칭형 디지털 필터 코어의 설계를 제안한다. 본 논문에서는 Xilinx사의 Virtex-4 SX55 모델의 FPGA칩을 기반으로 한국우주전파관측망(Korean VLBI Network; KVN)의 자료획득시스템에서 요구하는 FIR 필터 코어의 기능을 VHDL 코드로 설계하였다. 본 논문에서 설계한 디지털 필터는 디지털 필터계수를 공유하여 시스템의 효율을 증대시킨 대칭형 구조(Symmetric Structure)를 갖는다. 대칭구조의 디지털 필터(Symmetric FIR Filter Unit; SFFU)는 제한된 시스템 클록을 이용하여 데이터의 처리를 효과적으로 수행하기 위해 병렬처리 방법을 사용한다. 따라서 본 논문에서는 SFFU의 효율적인 설계를 위해 전체적인 IP core의 합성 및 실험에는 통합 합성 소프트웨어 ISE Foundation을 사용하였으며, GUI 환경이 뛰어난 core generator를 활용하였다. 설계한 디지털 필터 코어의 합성 결과, 최대 동작 주파수는 260MHz를 약간 상회하는 수준까지 달성하였으며, 슬라이스, LUT 등의 리소스 사용량은 40% 이하임을 확인하였다 또한 Mentor Graphics사의 Modelsim 6.la 버전을 이용하여 SFFU(Symmetric FIR Filter Unit)의 시뮬레이션을 수행한 결과, 오류 없이 작동하는 것을 확인하였다. SFFU의 기능을 확인하기 위하여 추가적으로 Matlab을 이용하여 의사 신호를 이용한 시뮬레이션을 수행하였다. 시뮬레이션과 설계한 디지털 FIR 필터의 비교실험결과에서 FIR 필터의 기능을 수행하고 있음을 확인할 수 있어 본 논문에서 FPGA와 VHDL을 이용하여 설계한 대칭구조의 디지털 FIR 필터의 유효성을 확인할 수 있었다.
본 논문에서는 와이브로 (WiBro) 무선 인터넷 시스템의 보안 부계층 (Security Sub-layer)을 지원하는 와이브로 보안 프로세서 (WBSec)의 효율적인 하드웨어 설계에 관해 기술한다. 설계된 WBSec 프로세서는 AES (Advanced Encryption Standard) 블록암호 알고리듬을 기반으로 하여 데이터 암호 복호, 인증 무결성, 키 암호 복호 등 무선 네트워크의 보안기능을 처리한다. WBSec 프로세서는 ECB, CTR, CBC, CCM 및 key wrap/unwrap 동작모드를 가지며, 암호 연산만을 처리하는 AES 코어와 암호 복호 연산을 처리하는 AES 코어를 병렬로 사용하여 전체적인 성능이 최적화되도록 설계되었다. 효율적인 하드웨어 구현을 위해 AES 코어 내부의 라운드 변환 블록에 하드웨어 공유기법을 적용하여 설계하였으며, 또한 하드웨어 복잡도에 가장 큰 영향을 미치는 S-box를 체 (field) 변환 방법을 적용하여 구현함으로써 LUT (Look-Up Table)로 구현하는 방식에 비해 약 25%의 게이트를 감소시켰다. Verilog-HDL로 설계된 WBSec 프로세서는 22,350 게이트로 구현되었으며, key wrap 모드에서 최소 16-Mbps의 성능과 CCM 암호 복호 모드에서 최대 213-Mbps의 성능을 가져 와이브로 시스템 보안용 하드웨어 설계에 IP 형태로 사용될 수 있다.
The Core Protection Calculator System (CPCS) is vital for plant safety as it ensures the required Specified Acceptance Fuel Design Limit (SAFDL) are not exceeded. The CPCS generates trip signals when Departure from Nucleate Boiling Ratio (DNBR) and Local Power Density (LPD) exceeds their predetermined setpoints. These setpoints are established based on the operating margin from the analysis that produces the SAFDL values. The goal of this research is to create a simplified CPCS that optimizes operating margin for I-SMRs. Because the I-SMR is compact in design, instrumentation placement is a challenge, as it is with Ex-core detectors and RCP instrumentation. The proposed CPCS addresses the issue of power flux measurement with In-Core Instrumentation (ICI), while flow measurement is handled with differential pressure transmitters between Steam Generators (SG). Simplification of CPCS is based on a Look-Up-Table (LUT) for determining the CEA groups' position. However, simplification brings approximations that result in a loss of operational margin, which necessitates compensation. Appropriate compensation is performed based on the result of analysis. FPGAs (Field Programmable Gate Arrays) are presented as a way to compensate for the inadequacies of current systems by providing faster execution speeds and a lower Common Cause Failure rate (CCF).
본 논문은 비디오 시퀸스에 카메라 패닝 보상과 2차원 시공간 엔트로피 임계법을 적용하여 추출한 객체포함영역을 대상으로 영상 분할을 수행하는 이동객체 분할 기법에 관한 것이다. 우선, 웨이블렛 변환에 의해 구성한 피라미드 계층 구조상에서 카메라 패닝 벡터를 추정하여 전역 움직임을 보상한다. 이후, 전역 움직임이 보상된 기준영상을 대상으로 각 프레임간에서 2차원 시공간 엔트로피 임계법을 적용하여 이동 객체가 포함될 가능성이 있는 영역을 블록 단위로 추출한다 다음으로, 2차원 시공간 엔트로피 임계법에 의해 분류된 영역을 토대로 각 블록을 움직임 블록, 준 움직임 블록, 비 움직임 블록 중 어느 하나로 분류한 검색 테이블을 작성한다. 이어서, 검색 테이블을 참조하여 초기 탐색 계층 및 탐색 영역을 적응적으로 선정함으로써 피라미드 계층 구조상에서 효율적인 고속 움직임 추정을 수행하여 이동 객체에 해당하는 객체포함영역만을 추출한다. 최종적으로, 이렇게 추출된 객체포함영역에서 임계 기울기 영상을 정의한 후, 이를 기준 삼아 객체포함영역에 화소단위의 형태학 기반 영상 분할 알고리즘을 적용함으로써 비디오 시퀸스에 포함된 이동 객체를 분할한다. 컴퓨터 시뮬레이션 결과를 통해 고찰할 때, 제안된 방법은 이동 객체에 대한 상대적으로 우수한 분할 특성을 제공할 수 있고, 특히 저대조 경계면의 분할 특성을 제고시키고 있음을 확인할 수 있다.
DDI(Display Driver IC) are used to drive numerous pixels that make up display. For stable driving of DDI, it is necessary to attach a protective film to shield electromagnetic waves. When the protective film is attached, defects often occur if the film is inclined or the center point is not aligned. In order to minimize such defects, an algorithm for correcting the center point and the inclined angle using camera image information is required. This technology detects the corner coordinates of the protective film by image processing in order to correct the positional defects where the protective film is attached. Corner point coordinates are detected using an algorithm, and center point position finds and correction values are calculated using the detected coordinates. LUT (Lookup Table) is used to quickly find out whether the angle is inclined or not. These algorithms were described by Verilog HDL. The method using the existing software requires a memory to store the entire image after processing one image. Since the method proposed in this paper is a method of scanning by adding a line buffer in one scan, it is possible to scan even if only a part of the image is saved after processing one image. Compared to those written in software language, the execution time is shortened, the speed is very fast, and the error is relatively small.
Toshiba has developed a laser peening system for PWRs(pressurized water reactors) as well after the one for BWRs(boiling water reactors), and applied it for BMI(bottom-mounted instrumentation) nozzles, core deluge line nozzles and primary water inlet nozzles of Ikata Unit 1 and 2 of Shikoku Electric Power Company since 2004, which are Japanese operating PWR power plants. Laser pulses were delivered through twin optical fibers and irradiated on two portions in parallel to reduce operation time. For BMI nozzles, we developed a tiny irradiation head for small tubes and we peened the inner surface around J-groove welds after laser ultrasonic testing (LUT) as the remote inspection, and we peened the outer surface and the weld for Ikata Unit 2 supplementary. For core deluge line nozzles and primary water inlet nozzles, we peened the inner surface of the dissimilar metal welding, which is of nickel base alloy, joining a safe end and a low alloy metal nozzle. In this paper, the development and the actual application of the laser peening system for PWR power plants will be described.
본 논문에서는 로드풀 시뮬레이션을 이용하여 고효율 주파수 체배기를 설계하는 방법을 제시하고, 주파수 체배기의 비선형 왜곡을 분석하였다. 주파수 체배기는 변조된 신호원을 인가하였을 경우에는 비선형 특성으로 인해 신호 대역이 체배되는 심각한 왜곡이 발생하므로, 이러한 주파수 체배기의 왜곡을 보상할 수 있는 테이블 참조기법을 이용한 디지털 사전왜곡기법을 실행하였다. 주파수 체배기는 입력신호를 주파수 2 체배하여 5.8GHz 출력신호를 얻도록 설계되어 IEEE 802.11a 표준 무선 랜 대역의 동작주파수를 갖도록 설계하였다. 선형화 후의 출력 스펙트럼은 중심주파수에서 각각 +11MHz, +20MHz offset인 주파수에서 각각 12dB의 ACPR 특성이 향상되었다.
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[게시일 2004년 10월 1일]
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