A Study on the Digital Filter Design for Radio Astronomy Using FPGA

FPGA를 이용한 전파천문용 디지털 필터 설계에 관한 기본연구

In this paper, we would like to propose the design of symmetric digital filter core in order to use in the radio astronomy. The function of FIR filter core would be designed by VHDL code required at the Data Acquisition System (DAS) of Korean VLBI Network (KVN) based on the FPGA chip of Vertex-4 SX55 model of Xilinx company. The designed digital filter has the symmetric structure to increase the effectiveness of system by sharing the digital filter coefficient. The SFFU(Symmetric FIR Filter Unit) use the parallel processing method to perform the data processing efficiently by using the constrained system clock. In this paper, therefore, for the effective design of SFFU, the Unified Synthesis software ISE Foundation and Core Generator which has excellent GUI environment were used to overall IP core synthesis and experiments. Through the synthesis results of digital filter core, we verified the resource usage is less than 40% such as Slice LUT and achieved the maximum operation frequency is more than 260MHz. We also confirmed the SFFU would be well operated without error according to the SFFU simulation result using the Modelsim 6.1a of Mentor Graphics Company. To verify the function of SFFU, we carried out the additional simulation experiments using the pseudo signal to the Matlab software. From the comparison experimental results of simulation and the designed digital FIR filter, we confirmed the FIR filter was well performed with filter's basic function. So we verified the effectiveness of the designed FIR digital filter with symmetric structure using FPGA and VHDL.

본 논문에서는 전파천문용으로 사용하기 위한 대칭형 디지털 필터 코어의 설계를 제안한다. 본 논문에서는 Xilinx사의 Virtex-4 SX55 모델의 FPGA칩을 기반으로 한국우주전파관측망(Korean VLBI Network; KVN)의 자료획득시스템에서 요구하는 FIR 필터 코어의 기능을 VHDL 코드로 설계하였다. 본 논문에서 설계한 디지털 필터는 디지털 필터계수를 공유하여 시스템의 효율을 증대시킨 대칭형 구조(Symmetric Structure)를 갖는다. 대칭구조의 디지털 필터(Symmetric FIR Filter Unit; SFFU)는 제한된 시스템 클록을 이용하여 데이터의 처리를 효과적으로 수행하기 위해 병렬처리 방법을 사용한다. 따라서 본 논문에서는 SFFU의 효율적인 설계를 위해 전체적인 IP core의 합성 및 실험에는 통합 합성 소프트웨어 ISE Foundation을 사용하였으며, GUI 환경이 뛰어난 core generator를 활용하였다. 설계한 디지털 필터 코어의 합성 결과, 최대 동작 주파수는 260MHz를 약간 상회하는 수준까지 달성하였으며, 슬라이스, LUT 등의 리소스 사용량은 40% 이하임을 확인하였다 또한 Mentor Graphics사의 Modelsim 6.la 버전을 이용하여 SFFU(Symmetric FIR Filter Unit)의 시뮬레이션을 수행한 결과, 오류 없이 작동하는 것을 확인하였다. SFFU의 기능을 확인하기 위하여 추가적으로 Matlab을 이용하여 의사 신호를 이용한 시뮬레이션을 수행하였다. 시뮬레이션과 설계한 디지털 FIR 필터의 비교실험결과에서 FIR 필터의 기능을 수행하고 있음을 확인할 수 있어 본 논문에서 FPGA와 VHDL을 이용하여 설계한 대칭구조의 디지털 FIR 필터의 유효성을 확인할 수 있었다.