• 한국정보통신학회논문지
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• 제13권9호
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• pp.1803-1810
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• 2009

본 논문은 OFDM을 사용하는 DVB-T 시스템에서 발생하는 IQ 불평형 오류를 추정하고 보상하는 문제를 Matlab으로 성능 평가하고, 이 중 IQ 불평형 오류 추정 보상 회로 부분을 Xilinx의 System Generator를 이용하여 FPGA로 설계 구현하여 성능을 비교 평가한 것이다. 모의실험 결과, Matlab 결과와 System Generator 결과 모두 IQ 불평형 오류가 우수하게 추정 보상됨을 확인하였으며, 또한 구현한 FPGA의 성능을 평가하기 위해 Hardware co-simulation 과정을 통해 Xilinx Sparta3 xc3s1000 fg676-4 target Device에 로딩하고, 타이밍 해석과 resource량도 확인함으로서 성능을 검증하였다.

• 한국정보통신학회논문지
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• 제12권5호
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• pp.906-911
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• 2008

본 논문은 OFDM 시스템에서 주파수 옵셋을 제거하기 위한 회로를 CORDIC 알고리듬을 이용하여 Simulink 모델로 설계하여 성능을 평가하고, 이를 FPGA로 구현하기 위해 Xilinx의 System Generator 모델로 설계 구현하여 성능을 비교 평가한 것이다. 모의 실험 결과, Simulink 설계 결과와 System Generator 설계 결과 모두 옵셋 주파수가 $10^5MHz$ 이하일 때, CORDIC을 사용하였을 때의 성능이 우수함을 확인하였으며, 또한 구현한 FPGA의 성능을 평가하기 위해 Hardware Co-simulation 과정을 통해 Xilinx Spartan3 xc3s1000 fg676-4 Target Device에 로딩하고, 타이밍 해석과 resource량도 확인함으로서 성능을 검증하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2007년도 춘계종합학술대회
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• pp.179-183
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• 2007

본 논문은 Xilinx의 System Generator를 이용하여 저전력용 FSK 수신기를 구현하기 위한 논문이다. 심볼을 검출하기 위해서 16점 FFT를 사용하며, 저전력 효율을 증대하고 신뢰성을 높이기 위해 디지털로 설계한다. 수신기는 1 비트 데이터 처리를 하며 데이터 속도는 10kbps이다. 또한 FFT를 계산할 때 복소 승산을 피하기 위해 CORDIC 알고리듬을 사용하였으며 회전인자에 의한 승산을 회전기로 대체하였다. 수신기의 설계와 시뮬레이션은 먼저 Simulink로 수행하고, FPGA를 구현하기 위해 Xilinx의 System Generator를 사용하여 하드웨어 모델로 변환되며 성능이 확인된다.

• 한국산학기술학회:학술대회논문집
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• 한국산학기술학회 2003년도 춘계학술발표논문집
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• pp.250-252
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• 2003

본 논문에서는 콘벌루션 부호를 사용한 대역확산 방식의 디지틀 통신모뎀을 FPGA를 이용하여 설계 및 검증을 하였다. 대역확산 방식에서의 콘벌루tus부호기(K=3, R=1/2), PN code(128chip) generator와 비터비 디코더를 Xilinx사의 FPGA 디자인 툴인 Xilinx Foundations3.1을 사용하여 VHDL simulation과 timing simulation을 수행하였고, FPGA 회로설계 검증 장비인 EDA-Lab 3000 장비를 사용하여 Xilinx사의 SPARTAN2 2S100PQ208칩에 configuration 한 후 Agilent사의 1681A logic analyzer를 사용하여 설계된 회로의 동작을 검증하였다.

• 한국정보통신학회논문지
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• 제12권8호
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• pp.1488-1494
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• 2008

본 논문은 대역폭에 제약을 받지 않는 우주 통신용에 사용할 목적으로 도플러에 강인한 저 전력 비동기 FSK 수신기를 FPGA로 구현한 논문이다. 사용한 비동기 FSK 수신기는 심볼 검출을 하기 위해 16점 FFT를 이용하며 데이터의 주 속도는 10kbps이고 도플러에 강인하고 전력 효율과 신뢰성을 얻기 위해 디지털 회로로 설계된다. 또한 CORDIC 알고리듬을 이용하여 FFT 연산 시 사용되는 복소 승산을 가산기 및 천이기로 대체하여 저전력화 하였다. 설계 시스템의 검증을 하기 위해 먼저 Simulink로 시뮬레이션 하여 성능을 확인하고Xilinx사의 System Generator를 이용하여 FPGA 구현하여 성능을 비교 검증하였다. 결과적으로 Simulink 결과와 FPGA 구현 결과가 표6과 표7에 의해 잘 일치함을 확인하였다.

• Journal of international Conference on Electrical Machines and Systems
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• 제3권2호
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• pp.110-115
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• 2014

The reconfigurability of FPGA devices allows designers to evaluate, test and validate a new control algorithm; a new component or prototypes without damaged the real system with the so-called hardware co-simulation. The present paper uses the Xilinx System Generator (XSG) environment to establish and validate a new nonlinear estimator for the rotor time constant inverse that will be exploited to improve the indirect rotor field control of induction motor.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 춘계학술대회
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• pp.907-910
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• 2009

본 논문에서는 디지털 이미지의 무선 전송시 발생하는 에러를 제거 할 수 있는 오류 제어 부호화 기술 중 하나인 RS(Reed-Solomon) coding 중 Encoder의 FPGA 구현에 대한 논문이다. 여러 오류 제어 부호화 기술중 RS coding의 경우 비트가 아닌 심볼로 부호화를 하기 때문에 연집에러에 강한 것으로 알려져 있다. 본 논문에서는 RS coding중 최대 16바이트(Byte)의 에러를 정정할 수 있는 RS(255,223) 부호기를 FPGA 구현을 위해 Matlab을 이용하여 시뮬레이션을 하였다. 이때 사용한 영상은 JPG 파일을 이용하였다. 그리고 FPGA 구현을 위해 Xilinx사의 System Generator를 사용 하였다.

• Journal of Information Processing Systems
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• 제9권3호
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• pp.499-510
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• 2013

Hardware-Software co-simulation of a multiple image encryption technique shall be described in this paper. Our proposed multiple image encryption technique is based on the Latin Square Image Cipher (LSIC). First, a carrier image that is based on the Latin Square is generated by using 256-bits of length key. The XOR operation is applied between an input image and the Latin Square Image to generate an encrypted image. Then, the XOR operation is applied between the encrypted image and the second input image to encrypt the second image. This process is continues until the nth input image is encrypted. We achieved hardware co-simulation of the proposed multiple image encryption technique by using the Xilinx System Generator (XSG). This encryption technique is modeled using Simulink and XSG Block set and synthesized onto Virtex 2 pro FPGA device. We validated our proposed technique by using the hardware software co-simulation method.

• 융합신호처리학회논문지
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• 제14권1호
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• pp.39-44
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• 2013

본 논문에서는 멀티암(multi-arm) 스파이럴 안테나용 디지털 위상천이기(digital phase-shifter)를 힐버트 변환(Hillbert transform)을 이용하여 설계하였다. 힐버트 변환은 입력신호에 포함된 모든 주파수 성분을 $90^{\circ}$ 위상천이 시키며, 퓨리에 변환(Fourier transform)과 역퓨리에 변환(Inverse FIT)을 통해 구현된다. 디지털 위상천이기는 ADC(Analog-digital converter)로 샘플링된 입력신호에 힐버트 변환을 적용하여 위상차가 $90^{\circ}$인 두 신호를 생성하고, 이 두 신호를 이용하여 입력신호의 위상을 천이위상만큼 천이시키게 한다. 힐버트 변환 기반의 디지털 위상천이기는 Xilinx사의 System generator로 설계되었고, 입력 잡음, FFT 포인트 수, 샘플링 주기, 입력신호의 초기위상 및 천이 위상각 등에 따른 위상천이 성능을 시뮬레이션 하였으며, Matlab 결과와 비교하여 일치함을 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 추계학술대회
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• pp.621-622
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• 2017

본 논문에서 배열 안테나 기반 협대역 간섭신호 제거를 위한 저면적 FFT 프로세서 구조를 제안하고 5채널 64/128/512-point FFT 프로세서를 하드웨어로 구현 및 검증하였다. 제안된 flexible-Multipah Delay Commutator(MDC) 방식을 이용하여 5채널 입력 데이터를 하나의 FFT 프로세서로 처리했으며, 제안된 Mixed Radic-4/2/4/2/4/2 분해 방법을 통해 복잡도 측면에서 가장 큰 비중을 차지하는 비단순 승산의 수를 줄임으로써 복잡도를 크게 낮추었다. 제안된 FFT 프로세서는 Xilinx system generator로 설계한 후, Xilinx Virtex-7 FPGA에 기반하여 구현하였다. 구현 결과 slices 17508개, DSP48s(dedicated multiplier) 108개로 구현 가능함을 확인하였다.