• 전자공학회논문지
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• 제50권8호
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• pp.136-142
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• 2013

DDR4와 같은 고속동작을 위한 메모리 제품에서, 데이타의 신뢰도 증가를 위해 CRC 기능이 추가되었다. 기존의 CRC 방식은 많은 부가회로 면적과 지연시간이 요구되기 때문에 고속동작의 메모리 제품에서 CRC 계산을 위한 내부 타이밍 마진의 부족현상이 증가한다. 따라서 본 논문에서는 이러한 문제를 해결할 수 있도록 matrix형 CRC 방법을 제시하고 CRC 계산을 빠르게 할 수 있는 XOR/XNOR 게이트를 제시하였다. matrix형 CRC는 모든 홀수 비트오류를 검출 가능하며, 4의 배수비트 오류를 제외한 짝수비트오류도 검출가능하다. 또한 단일오류(single error)에 대해서는 오류 정정이 가능하여 메모리 제품과 시스템간의 CRC 오류로 인한 데이터 재 전송의 부하를 감소시킬 수 있다. 또한 기존 방식대비 부가회로면적을 57% 개선할 수 있다. 제안한 XOR/XNOR는 6개의 TR.(트랜지스터)로 구성하였으며, 기존의 CRC 대비 35%의 면적 오버헤드를 감소시킬 수 있으며, 50%의 게이트 지연을 감소시킬 수 있다.

• 한국정보전자통신기술학회논문지
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• 제10권1호
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• pp.46-56
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• 2017

최근 IoT 기술의 확산이 본격화 되면서, 홈/가전/의료등 전 산업 분야에 적용되고 있는데, IoT의 저 사양, 저 전력 소모 특성과 통신 데이터 특성으로 인하여, 기존 암호화 알고리즘의 적용이 용이하지 않으며, 따라서 보안 위협에 대한 우려가 커지고 있다. 이에 대응하여 본 연구에서는, 기존의 고정비트에 대한 XOR연산을 이용한 스트림 암호화 방식에 비하여, 해당 기준 비트에서 상위 방향의 비트 패턴에 따라 불규칙적으로 결정되는 특정한 바이너리 클러스터를 기준으로 암호 키 값에 따라 자리내림, 자리올림 방식을 이용하여, 비트 값에 변화를 주는 일종의 가변 길이 비트 XOR연산 방식을 도입하여 암호화 및 복호화가 진행될 수 있음을 처음으로 제시하였다. 제안 알고리즘의 특징상 암호화 전후의 데이터 크기 변화가 없고, IoT 디바이스/QR코드/RFID/NFC가 빈번히 처리하는 짧은 메시지 데이터에 대해서도 암호화하는 실용성을 확인하였다.

• 한국컴퓨터정보학회논문지
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• 제19권10호
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• pp.81-89
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• 2014

본 논문에서는 서버로의 중복파일을 업로드 방지를 위하여 SA 해쉬 알고리즘을 제안하고 이를 이용하여 서버 시스템을 설계한다. SA 해쉬 값으로 동일한 파일이 서버에 있는 지 검사하고 존재한다면 클라이언트에게 업로드를 받지 않고 기존 파일을 이용하는 방법으로 효율적인 시스템 설계를 할 수 있게 되는 것이다. 중복파일 검사를 할 수 있는 SA 해쉬 알고리즘은 출력하고자 하는 비트 수 n을 한 블록으로 하고 원본 파일을 블록 단위로 나누게 된다. 원본 파일의 mod i 비트와 출력 해쉬 값의 i 비트를 XOR 연산을 하게 된다. 이렇게 반복적으로 원본 파일 길이까지 XOR연산을 하는 것이 SA 해쉬 알고리즘의 메인 루틴이다. 기존 해쉬 함수인 MD5, SHA-1, SHA-2보다 중복파일 업로드 방지 서버 시스템에 적합한 해쉬 함수인 SA 해쉬 알고리즘을 통해 시간 및 서버 스토리지 용량의 절약을 도모할 수 있다.

• 전자공학회논문지
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• 제49권12호
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• pp.156-163
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• 2012

최근 들어 정보은닉기술에 대한 필요성이 많이 증가되고 있으며 국제치안, 군사 그리고 의료영상 등의 분야에서 그 예를 많이 볼 수 있다. 본 논문에서는 한 픽셀의 다수 MSB(MSBs: Most Significant Bits)의 Parity Bit를 이용하여 gray영상에 대해 정보를 은닉하는 방법을 제안한다. 스테가노그라피(Steganography) 분야에서 많은 연구들이 LSB 대체(Substitution), XOR연산을 채용하여 연구되어왔으며 궁극적인 목적은 낮은 복잡도와 높은 은닉용량, 동시에 화질의 저하를 최소화하는 것이다. 하지만 LSB 대체 방법은 높은 은닉용량을 가짐에도 불구하고 너무나 간단한 작업으로 인해 안전하지 못하다. 또한 XOR연산을 이용한 방법들은 픽셀 수 대비 약 75%의 은닉률을 달성하였다. 제안된 방법에서 각 픽셀의 LSB(Least Significant Bit)는 비밀메시지 1비트와 해당 픽셀의 7 MSBs의 Parity Bit와 XOR 연산된다. 제안한 방법은 대칭키 프로토콜의 개념을 스테가노그라피에 적용한 것이며 대칭키를 자기참조에 의해 생성하도록 하였다. 제시한 방법은 기존의 XOR방법들에 비해 은닉률이 25% 높으며 원본 대비 픽셀의 LSB 반전률이 약 6%정도 개선되는 효과를 보였다.

• 대한전자공학회논문지SD
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• 제42권9호
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• pp.41-50
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• 2005

회로가 커짐에 따라 테스트 데이터양이 증가하고, 테스트 적용시간이 길어지고 있다. 따라서 테스트 데이터양과 테스트 적용시간을 줄이기 위해서, 테스트 데이터의 압축/복원을 위한 새로운 방법을 제안하고자 한다. 제안하는 방법은 시드 벡터를 생성할 때, 압축률을 높이기 위해 무상관비트를 사용하는 XOR 트리에 기반을 두고 있다. 시드 벡터가 생성이 되면, 2비트 길이를 가진 코드를 사용하여 시드를 병합한다. 이렇게 병합된 시드는 1 클럭 시간동안에 재사용될 수가 있어, 테스트 데이터 적용시간을 크게 감소시킬 수 있다 제안하는 방법의 효율성은 ISCAS '89 벤치 회로에 대한 실험 결과로 알 수 있다.

• 방송공학회논문지
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• 제16권2호
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• pp.274-292
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• 2011

본 논문에서는 실제 영상과는 다른 특성을 지니는 깊이정보 맵의 효율적인 부호화 방법을 제안한다. 깊이정보 맵은 객체 내부 혹은 배경 부분에서 상당히 완만한 특성을 지니지만, 객체 경계 부분에서는 아주 날카로운 에지 성분이 존재한다는 특징이 있다. 그리고 깊이정보 맵을 비트평면 단위로 분리하였을 때, 비트평면 간 완전일치/반전일치되는 특성이 객체 경계 부분에서 자주 발생한다는 특징이 있다. 그래서 본 논문에서는 객체 경계 부분에서 비트평면의 이진 영상간 일치여부를 적절하게 이용하기 위하여 깊이정보 맵을 비트평면 단위로 분리하여 비트평면 간 적응적 XOR 연산을 이용한 블록 기반 비트평면 부호화 방법을 제안한다. 또한 비트평면 단위 영상 부호화 방법과 DCT 기반 동영상 압축 방법(H.264/AVC)의 장점을 적절하게 이용하기 위하여 블록 단위 비트평면 부호화 방법과 기존의 블록 단위 동영상 부호화 방법을 적응적으로 선택하여 부호화하였다. 실험 결과 제안하는 방법이 H.264/AVC보다 BD-PSNR이 0.9 dB ~ 1.5 dB 향상되었고 BD-rate가 11.8 % ~ 20.8 % 감소되었다. 또한 제안하는 방법이 블록 기반 적응적 깊이정보 맵 부호화 방법보다 BD-PSNR이 0.5 dB ~ 0.8 dB 향상되었고 BD-rate가 7.7 % ~ 12.2 % 감소되어 제안하는 방법의 우수함을 확인할 수 있었다. 또한 복원된 깊이정보 맵을 이용하여 생성된 가상 영상 간의 비교에서 제안하는 방법이 DCT 기반 동영상 압축 방법보다 주관적 화질이 향상된 것을 확인할 수 있었으며, 블록 기반 적응적 깊이정보 맵 부호화 방법과 비교하여 주관적 화질이 비슷하다는 것을 확인 할 수 있었다.

• 전자공학회논문지C
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• 제36C권5호
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• pp.38-47
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• 1999

저전력을 실현하기 위하여 구조, 논리 및 트랜지스터레벨에서 16비트 덧셈기를 설계하였다. 기존의 ELM덧셈기는 입력 비트 패턴에 의해 계산되는 블록캐리발생신호 (block carry generation signal) 때문에 특정 입력 비트 패턴이 인가되었을 때에는 G셀에서 글리치(glitch)가 발생하는 단점이 있다. 따라서 구조레벨에서는 특정 입력 비트 패턴에 대해서 글리치를 피하기 위해 자동적으로 각각의 블록캐리발생신호를 마지막 레벨의 G셀에 전달하는 저전력 덧셈기 구조를 제안하였다. 또한, 논리레벨에서는 정적 CMOS(static CMOS)논리형태와 저전력 XOR게이트로 구성된 저전력 소모에 적합한 조합형 논리형태(combination of logic style)를 사용하였다. 게다가 저전력을 위하여 트랜지스터레벨에서는 각 비트 전파의 논리깊이(logic depth)에 따라서 가변 크기 셀들(variable-sized cells)을 사용하였다. 0.6㎛ 단일폴리 삼중금속 LG CMOS 표준 공정변수를 가지고 16비트 덧셈기를 HSPICE로 모의 실험한 결과, 고정 크기 셀(fixed-sized cell)과 정적 CMOS 논리형태만으로 구성된 기존의 ELM 덧셈기에 비해 본 논문에서 제안된 덧셈기가 전력소모면에서는 23.6%, power-delay-product면에서는 22.6%의 향상을 보였다.

• 정보보호학회논문지
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• 제12권5호
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• pp.87-93
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• 2002

SHACAL은 NESSIE 프로젝트에 발표된 블록 암호로서 국제 해쉬 표준인 SHA-1에 기반한다. SHACAL은 XOR 연산, 덧셈에 대한 modular 연산 및 비트별 계산 가능한 부울 함수를 사용한다. 이러한 연산들과 부울 함수의 사용은 차분 공격을 어렵게 만든다. 즉, 비교적 높은 확률을 가지는 긴 라운드의 차분 특성식을 찾기 힘들게 한다. 그러나 SHACAL은 높은 확률의 짧은 차분 특성식들을 가지고 있으며, 이를 이용하여 36-step 부메랑 distinguisher를 꾸밀 수 있다. 본 논문에서는 36-step 부메랑 distinguisher를 이용하여 다양한 키 길이를 가지는 SHACAL의 축소된 라운드에 대한 확장된 부메랑 공격을 소개한다. 공격 결과를 요약하면 256 비트 키를 사용하는 39-step SHACAL과 512 비트 키를 사용하는 47-step SHACAL은 확장된 부메랑 공격이 가능하다.

• 대한전자공학회논문지TC
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• 제42권8호
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• pp.11-16
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• 2005

본 논문은 스크램블링(Scrambling), 길쌈부호화(Convolutional Encoding), 펑처링(Puncturing), 인터리빙(Interleaving) 등과 같은 연산에 공통적으로 필요한 비트 조작(Bit Manipulation)을 효율적으로 지원하기 위한 비트 조작 연산 가속기를 제안한다. 기존의 DSP는 곱셈 및 가산 연산을 기본으로 연산기가 구성되어 있으며 워드 단위로 동작을 함으로 비트 조작 연산의 경우 비효율적인 연산을 수행할 수밖에 없다. 그러나 제안한 가속기는 비트 조작 연산을 다수의 데이터에 대해 병렬 쉬프트와 XOR 연산, 비트 추출 및 삽입 연산을 효율적으로 수행할 수 있다. 제안한 가속기는 VHDL로 구현 하여 삼성 $0.18\mu m$ 표준 셀 라이브러리를 이용하여 합성하였으며 가속기의 게이트 수는 1,700개에 불과하다. 제안한 가속기를 통해 스크램블링, 길쌈부호화, 인터리빙을 수행시 기존의 DSP에 비해 $40\~80\%$의 연산 사이클의 절감이 가능하였다.

• 전기전자학회논문지
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• 제18권4호
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• pp.509-516
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• 2014

고속동작용 반도체 메모리 제품에 추가된 CRC는 DDR4와 같은 제품에서 데이타의 신뢰도를 증가시킨다. 기존의 CRC 방식은 부가회로 면적이 커고 많은 지연시간이 발생되어, CRC 계산을 위한 내부 타이밍 마진의 부족을 유발한다. 따라서 메모리 제품 설계에서 데이터 입출력 설계에 심각한 문제를 유발한다. 본 논문에서는 오류검출 회로설계를 위한 CRC 코드 방식을 제시하고, 실시간 matrix형 CRC 방법을 제안하였다. 데이터 비트오류 발생시 오류여부를 실시간으로 시스템에 피드백(feedback) 가능하도록 하였다. 제안한 방식은 기존방식(XOR 6단, ATM-8 HEC코드)대비 부가회로 면적을 60% 개선할 수 있으며, XOR 단 지연시간을 33%개선 할 수 있다. 또한 실시간 에러 검출 방식은 전체 데이터 비트(UI0~UI9)에 대해 평균 50% 이상 오류 검출 속도를 향상시켰다.