• 한국정보통신학회논문지
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• 제9권3호
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• pp.547-554
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• 2005

최근 대부분의 전송기술이 이더넷으로 통일되는 경향에 힘입어, 예전에 비하여 이더넷은 대단한 주목을 받고 있다. 본 연구에서는 최적의 MAC 코어 설계에 대해 연구하였는데, 이는 상위 계층 인터페이스, 전송엔진, 플로우 컨트롤 블록, 수신엔진, 정합 부계층, 초기설정 블록, 상태전송 블록, XCMII 인터페이스 블록으로 구성된다. 하드웨어 설계를 위해 10Gbps 이더넷 Data Link 계층의 MAC 코어를 C언어로 성능평가를 실시하여 내부 GIFO와 파라미터 초기값을 도출하였다 내부 FIFO는 $95\%$의 트래픽이 발생시 512 크기로 사용 가능하고, $97\%$의 트래픽이 발생시에는 1024 크기가 적합하였다. 성능결과를 토대로, VHDL 언어로 설계하여 검증하였다. 설계된 MAC 코어는 64비트의 데이터를 처리하고 168.549MHz를 지원하여 전송효율이 최대 10.78Gbps까지 지원하므로, 10Gbps 이더넷의 스위칭 장비의 인터페이스 모듈로 응용이 가능하다.