• 대한전자공학회논문지SD
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• 제39권7호
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• pp.7-15
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• 2002

The digital DBS tuner is designed and implemented in a CMOS process using a direct-conversion architecture that offers a high degree of integration. To generate mathched LO I/Q quadrature signals covering the total input frequency range, a fully integrated ring oscillator is employed. And, to decrease a high level of phase noise of the ring oscillator, a frequency synthesizer is designed using a double loop strucure. This paper proposes and verifies a band selective loop for fast frequency switching time of the double loop frequency synthesizer. The down-conversion mixer with source follower input stages is used for low voltage operation. An experiment implementation of the frequency synthesizer and mixer with integrated a 0.25um CMOS process achieves a switching time of 600us when frequency changes from 950 to 2150MHz. And, the experiment results show a quadrature amplitude mismatch of max. 0.06dB and a quadrature phase mismathc of max. >$3.4^{\circ}$.

• 한국정보통신학회논문지
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• 제3권2호
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• pp.329-337
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• 1999

본 연구에서는 광대역 CDMA의 특징과 광대역 CDMA 기술을 이용한 IMT-2000용 단말기에 요구되는 기술규격에 대해서 연구하고 제안하여, 제안된 규격을 만족하는 RF회로 및 이론적 모델을 분석하여 설계하였다. 본 연구에서 구현된 단말기의 RF회로는 3개의 부분으로 구성되어 평가되었다. 주파수합성부는 스왈로우 카운터와 고차 루프필터를 통해 스퓨리어스를 감소시켰다. 송신부의 출력은 50mW이며, 스퓨리어스특성은 5MHz옵셋에서 -40dB/30kHz이며, 전력제어범위는 -20dB이다. 환경 및 이론적설계에서 고려되어야 할 제안 특성들은 가능한 한 간단히 표현되었으나, 본 연구의 결과를 통해 광대역 CDMA 이동통신 시스템의 설계에 활용될 수 있을 것이다.

• 대한전자공학회논문지SD
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• 제46권8호
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• pp.117-124
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• 2009

본 논문에서는 UWB용 송수신기에서 LO 주파수를 생성해주는 주파수 합성기의 설계 결과를 보여주고 있다. 빠른 채널 스위칭 시간을 만족하기 위해서 1개의 PLL 과 여러 개의 분주기들과 SSB 믹서를 이용한 Sub-Band Generator로 구성하였으며, 전류 소모 및 면적을 최소화 하도록 설계하였다. 또한, 효과적인 주파수 플래닝을 통하여, 1개의 PLL로부터 생성된 636 MHz의 단일 주파수를 입력으로 받아 UWB Band Group 1 에 해당하는 3432 MHz, 3960 MHz, 4488 MHz의 중심 주파수를 발생시키는 Sub-Band Generator를 설계하였다. VCO의 튜닝 범위를 넓히면서도, 해상도를 높이기 위하여 MIM 커패시터, Varactor, DAC를 이용한 새로운 고 해상도 VCO 튜닝 기법을 제안하였다. 또한 본 논문에서 제안한 주파수 합성기의 구조는 기저 대역 모뎀의 ADC를 위한 클록을 공급하기 때문에 모뎀에서 ADC에 클록을 공급하기 위한 PLL을 제거할 수 있는 장점이 있다. VCO의 튜닝 범위는 1.2 GHz이며, 6336 MHz의 출력 주파수에서의 위상 잡음은 1 MHz 옵셋에서 -112 dBc/Hz 로 측정 되었다. UWB용 PLL 및 Sub-Band Generator는 0.13 ${\mu}m$ CMOS 공정으로 설계하였으며, 전체 Chip 면적은 2 ${\times}$ 2 mm2 이다. 전력 소모는 1.2 V 의 공급 전원에서 60 mW이다.

• 대한전자공학회논문지SD
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• 제45권5호
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• pp.40-49
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• 2008

Mobile-DTV 응용을 위한 분수형 주파수 합성기를 1.8V $0.18{\mu}m$ CMOS 공정으로 설계하였다. VCO는 PMOS를 사용하여 위상잡음을 감소시켰고, 인덕터와 캐패시터, 버렉터(varactor)를 선택적으로 스위칭하는 기법을 적용하여 측정 결과 800MHz-1.67GHz 대역에서 동작이 가능한 것을 확인하였다. VCO 이득 곡선의 선형 특성을 개선하기 위해서 버렉터 바이어스 기법을 사용하였고, 개수를 2개로 최소화 하였다. 추가적으로 버렉터 스위칭 기법을 사용해서 VCO 이득 저하 특성을 개선하였다. 또한, VCO 주파수 교정 블록을 사용해서 VCO 이득 저하를 개선하면서, VCO 이득의 간격을 일정하게 유지하도록 설계하였다. 분수형 주파수 분주비를 위한 시그마-델타 변조기의 설계 시 통합 모의실험 기법(co-simulation method)을 적용해서 설계의 정확성과 효율성을 향상시켰다. VCO와 PFD, CP, LF는 Cadence Spectre를 이용하여 검증하였고, 분주기는 Spectre와 Matlab Simulink, ModelSim, HSPICE를 이용하여 검증하였다. 주파수 합성기의 전체 소모 전력은 1.8V 전원 전압에서 18mW이고, VCO의 주파수 영역은 최대 주파수의 약 52.1%가 되는 것을 확인하였다. 또한 VCO의 위상 잡음은 1GHz, 1.5GHz, 2GHz 출력 주파수에서 1MHz 오프셋에서 -100dBc/Hz 이하의 잡음 특성을 확인하였다.

• 융합신호처리학회논문지
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• 제12권4호
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• pp.291-297
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• 2011

본 논문에서는 DPCM 방식의 차동 양자화 기술 및 병렬 기법을 응용하여 새로운 ROM 압축방식을 사용한 고속의 저 전력 직접디지털 주파수 합성기를 제안하고 FPGA를 사용하여 설계 및 제작한다. ROM 크기를 줄이기 위해 사인파를 표본화하여 양자화된 값을 양자화 ROM(Quantized ROM : Q-ROM)에 저장하고 각 표본화 사이클 차동 양자화하여 차동 ROM(Differential ROM : D-ROM)에 저장한다. 또한 낮은 클럭에서 동작하는 위상 누적기를 병렬로 2개 연결하여 높은 주파수를 생성하는 위상-사인 변환기를 설계 및 제작한다. 이를 사용함으로써 67.5%의 ROM 사이즈를 감소시킬 수 있고 ROM의 크기를 줄여 전력 소모를 줄일 수 있을 뿐만 아니라 고속의 직접 디지털 주파수 합성기를 설계 및 제작할 수 있다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2004년도 하계학술대회 논문집 C
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• pp.2017-2019
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• 2004

본 논문에서는 S/C-밴드(2${\sim}$8GHz)에서 동작하는 초광대역 주파수 합성기를 설계하였다. 먼저 S-밴드(2-4GHz) 광대역 전압제어발진기를 가지고 획득시간을 단축하기 위한 연산 증폭기를 사용한 DA변환기와 능동루프 필터(Active Loop Filter)로 구성된 S-밴드 주파수 합성기를 설계하였다. 그리고 주파수 체배기, SPDT RF 스위치를 통합하여 최종적으로 S/C-밴드 초광대역 주파수 합성기를 설계하였다. 제작된 주파수 합성기는 200kHz 비교주파수에서 위상잡음은 100kHz 옵셋 주파수에서 -92dBc/Hz이하, 불요주파수 특성은 -62.33dBc 이하, 획득시간은 1.3ms 이하로 측정되었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권2호
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• pp.202-207
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• 2015

A CMOS relaxation oscillator, with high robustness over process, voltage and temperature (PVT) variations, is designed in $0.18{\mu}m$ CMOS. The proposed oscillator, consisting of full-differential charge-discharge timing circuit and switched-capacitor based voltage-to-current conversion, could be expanded to a simple open-loop frequency synthesizer (FS) with output frequency digitally tuned. Experimental results show that the proposed oscillator conducts subcarrier generation for frequency-modulated ultra-wideband (FM-UWB) transmitters with triangular amplitude distortion less than 1%, and achieves frequency deviation less than 8% under PVT and phase noise of -112 dBc/Hz at 1 MHz offset frequency. Under oscillation frequency of 10.5 MHz, the presented design has the relative FS error less than 2% for subcarrier generation and the power dissipation of 0.6 mW from a 1.8 V supply.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2008년도 학술대회 논문집 정보 및 제어부문
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• pp.217-218
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• 2008

Since the digital TV signal band is very wide ($54{\sim}806MHz$), the VCO used in the frequency synthesizer must also have a wide frequency tuning range. Multiple LC VCOs have been used to cover such wide frequency band. However, the chip area increases due to the increased number of integrated inductors. A general method for achieving both reduced VCO gain(Kvco) and wide frequency band is to use the switched-capacitor bank LC VCO. In this paper, a scheme is proposed to cover the full band using only one VCO. The RF VCO block designed using a 0.18um CMOS process consists of a wideband LC VCO with reduced variation of VCO gain and frequency steps. Buffers, divide-by-2 circuits and control logics the simulation results show that the designed circuit has a phase noise at 100kHz better than -106dBc/Hz throughout the signal band and consumes $9.5{\sim}13mA$ from a 1.8V supply.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2007년도 심포지엄 논문집 정보 및 제어부문
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• pp.195-196
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• 2007

Since the digital TV signal band is very wide ($54{\sim}806MHz$), the VCO used in the frequency synthesizer must also have a wide frequency tuning range. Multiple LC VCOs have been used to cover such wide frequency band. However, the chip area increases due to the increased number of integrated inductors. In this paper, a scheme is proposed to cover the full band using only one VCO. The RF VCO block designed using a 0.18um CMOS process consists of a wideband LC VCO, five divide-by-2 circuits and several buffers. The simulation results show that the designed circuit has a phase noise at 10kHz better than -87dBc/Hz throughout the signal band and consumes 10mA from a 1.8V supply.