• ETRI Journal
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• 제29권4호
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• pp.421-429
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• 2007

This paper presents a direct-conversion CMOS transceiver for fully digital DS-UWB systems. The transceiver includes all of the radio building blocks, such as a T/R switch, a low noise amplifier, an I/Q demodulator, a low pass filter, a variable gain amplifier as a receiver, the same receiver blocks as a transmitter including a phase-locked loop (PLL), and a voltage controlled oscillator (VCO). A single-ended-to-differential converter is implemented in the down-conversion mixer and a differential-to-single-ended converter is implemented in the driver amplifier stage. The chip is fabricated on a 9.0 $mm^2$ die using standard 0.18 ${\mu}m$ CMOS technology and a 64-pin MicroLead Frame package. Experimental results show the total current consumption is 143 mA including the PLL and VCO. The chip has a 3.5 dB receiver gain flatness at the 660 MHz bandwidth. These results indicate that the architecture and circuits are adaptable to the implementation of a wideband, low-power, and high-speed wireless personal area network.

• 한국전자파학회논문지
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• 제25권9호
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• pp.903-911
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• 2014

본 논문에서는 광대역 수신기에서 고속으로 동작하며, 위상 잡음의 크기와 형태를 개선한 이중 PLL 구조 주파수 합성기를 제안한다. 위상 잡음 및 불요신호의 개선을 위해 두 번째 PLL의 기준 주파수로 사용되는 첫 번째 PLL의 출력주파수를 변경하였다. 6.5~8.5 GHz에서 동작하며, 디지털 NCO(Numerically Controlled Oscillator)와 연계하여 주파수 해상도 1 Hz를 만족하는 주파수 합성기를 설계하였고, 제작된 주파수 합성기는 동조속도 60 us 이내로 동작하며, 출력 전력은 약 -3 dBm 이상, 위상 잡음은 10 kHz offset에서 -95 dBc/Hz 이하를 만족한다.

• 한국위성정보통신학회논문지
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• 제9권2호
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• pp.7-11
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• 2014

본 논문에서는 $0.5{\mu}m$ p-HEMT 공정을 이용한 MMIC 주파수 혼합기를 설계하였다. 본 주파수 혼합기는 Local 신호전력이 -4 ~ 4 dBm에서 유사한 성능을 갖도록 설계하여 local 신호의 변화에 따른 변환 성능이나 선형 성능이 일정하게 유지 되도록 하였다. 이와 같은 특성을 갖도록 하기 위해 새로운 형태의 FET를 이용한 피드백 회로를 구성하여, LO신호전력의 변화에 따른 성능 변화를 최소화 하였으며 넓은 주파수 대역에서 사용 할 수 있는 MMIC 주파수 혼합기 성능을 얻었다. 설계결과 LO신호전력이 -4 ~ 4dBm일 때, 0.5 ~ 2.6GHz의 주파수 범위에서 변환손실이 6 dB에 IIP3가 30 dBm 이상의 우수한 성능을 갖는 설계 결과를 얻었다.

• 전기전자학회논문지
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• 제2권1호
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• pp.1-14
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• 1998

본 논문에서는 초고속 정보통신망에 이용할 수 있는 이동수신 시스템 단말기의 RF 핵심부품인 안테나, 저잡음 증폭기, 혼합기, VCO와 베이스밴드 처리부에서의 변복조 시스템을 연구하였다. 고속 디지털 통신을 행하는 경우, 안테나의 대역폭과 멀티패스에 의해 생기는 선택성 페이딩이 커다란 문제가 될 수 있는 데 이를 해결하기 위한 방안으로 루프구조의 자계 안테나 특성을 갖는 광대역 소형 MSA(Microstrip Antenna)를 설계 제작하였다. 2단 저잡음 증폭기는 잡음 특성이 우수한 NE32584C를 사용하여 첫단에서 0.4dB 이하의 잡음지수를 갖도록 최적화 하였으며, 두 번째 단은 충분한 이득을 얻을 수 있도록 설계하였다. 그 결과 전체 잡음 지수는 중심 주파수에서 약 0.5dB, 이득은 39dB를 얻었다. 분포형 주파수 혼합기는 Dual-Gate GaAs MESFET를 사용하여 입력단에 하이브리드를 사용하지 않고 10dB 이상의 LO/RF 분리도를 얻었고, 회로의 크기를 최소화하였다. 또한, 선형적인 혼합 신호를 출력하여 베이스밴드에서의 신호왜곡을 감소 시켰으며, 주파수 혼합작용과 증폭작용이 동시에 이루어지므로 변환이득을 얻을 수 있고 분포형 증폭이론을 적용하여 광대역특성을 갖도록 설계하였다. VCO(voltage control oscillator)의 설계는 대신호 해석을 통한 발진기 이론을 도입하여 비교적 안정된 신호를 출력할 수 있도록 설계 제작하였다. 베이스밴드 처리부의 변복조 시스템은 선호의 대역폭을 넓히고 내잡음 간섭성 등에 우수한 방식으로 알려져 있는 DS/SS(Direct Sequence/spread Spectrum) 방식의 시스템 설계이론을 적용하였다. 본 연구에서는 BER 특성이 우수하고 고속 디지털 신호처리에 유리한 DQPSK 변/복조방식을 채택하였으며 PN 부호 발생기는 m-계열 부호를 출력하도록 하였다.

• 한국정보통신학회논문지
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• 제4권1호
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• pp.219-226
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• 2000

본 논문에서는 WLL 광대역 코드분할 다원 접속(Wideband CDMA) 시스템 기지국용 If(Intermediate Frequency) 송수신기의 설계 및 구현에 대하여 고찰하였다. 제작된 IF 송수신기는 송신단, 수신단, 국부발진기로 구성되었다. 처리되는 신호의 대역폭을 10MHz로 고려하여 IF 반송파는 40MHz로 설계하였으며, 측정 결과 IF 송신단의 출력 전력은 기저 대역 입력이 -10dBm $\pm3dB$ 일 때 40MHz에서 -5dBm $\pm3dB$, 수신단의 출력 전력은 IF 대역 입력이 -5dBm $\pm3dB$ 일 때 기저대역에서 -10dBm $\pm3dB$의 특성을 얻었다. 또한, 자동이득 조절 루프는 -7dBm에서 +2dBm까지의 9dB 입력 범위에서 동작하여 약 2dBm의 일정한 레벨을 출력시켰고, 1MHz부터 5MHz까지의 신호를 스윕시켜 IF시스템 내에서의 위상 변화를 관찰한 결과 위상 왜곡이 매우 적어 데이터 통신시스템에 적용이 가능함을 보였다.

• 전자공학회논문지
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• 제51권11호
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• pp.94-100
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• 2014

본 논문에서는 전류-재사용 구조를 사용하여 1.95 GHz~3.15 GHz 의 광범위한 튜닝 범위를 갖는 저전력 전압 제어 발진기(VCO)를 설계하였다. 클래스-C 타입을 적용하여 위상 잡음 특성을 향상 시켰으며, 2 단계 자동 진폭 캘리브레이션 기법을 통해 전류-재사용 전압제어발진기 구조의 가장 큰 단점인 차동 출력 전압간의 불균형을 최소화 하였다. 차동 출력 전압간의 차이는 1.5mV ~ 4.5mV 가량으로 나타나며, 이는 출력 전압의 0.6% 이내 오차이다. 제안하는 전류-재사용 전압제어발진기는 CMOS $0.13{\mu}m$ 공정을 사용하여 설계 하였다. 공급 전압은 1.2 V를 사용하였고, 소모 전류는 2.3 GHz에서 2.6 mA이다. 출력주파수가 2.3 GHz에서 위상 잡음은 -116.267 dBc/Hz(@1MHz Offset)이며, 레이아웃 면적은 $720{\times}580{\mu}m^2$ 이다.