• 전자공학회논문지B
• /
• 제32B권1호
• /
• pp.96-102
• /
• 1995

This paper presents the VHSIC Hardware Description Language(VHDL) implementation of the Fixed Point Covariance Lattice(FLAT) algorithm for an Linear Predictive Coding(LPC) analysis and its related algorithms, such as the forth order high pass Infinite Impulse Response(IIR) filter, covariance matrix calculation, and Spectral Smoothing Technique(SST) in the Vector Sum Exited Linear Predictive(VSELP) speech coder that has been Selected as the standard speech coder for the North America and Japanese digital cellular. Existing Digital Signal Processor(DSP) chips used in digital cellular phones are derived from general purpose DSP chips, and thus, these DSP chips may not be optimal and effective architectures are to be designed for the above mentioned algorithms. Then we implemented the VHDL code based on the C code, Finally, we verified that VHDL results are the same as C code results for real speech data. The implemented VHDL code can be used for performing logic synthesis and for designing an LPC Application Specific Integrated Circuit(ASOC) chip and DsP chips. We first developed the C language code to investigate the correctness of algorithms and to compare C code results with VHDL code results block by block.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2001년도 하계종합학술대회 논문집(2)
• /
• pp.325-328
• /
• 2001

This paper describes a VHDL code coverage checker for If design and verification. Applying the verification coverage to IP design is a methodology rapidly gaining popularity. This enables the designers to improve the IP design quality and reduces the time-to-market by providing the Quantitative measure of simulation completeness and test benches. To support this methodology, a VHDL code coverage model was defined and the measurement tool was developed.

• 전자공학회논문지C
• /
• 제35C권12호
• /
• pp.1-12
• /
• 1998

본 논문은 VHDL 컴파일러 시스템에서 후반부의 VHDL-to-C 사상 과정을 설계 및 구현한 연구에 관하여 기술한다. 컴파일러 전반부가 VHDL 설계 프로그램으로부터 발생시킨 중간 형식의 분석 데이터는 컴파일러 후반부의 VHDL-to-C 사상을 통해서 VHDL 어의가 구현된 C 코드 모델로 변환된다. 기본적으로 VHDL 어의를 표현하기 위한 C 코드 모델은 선언부, 구축부, 초기화부 및 실행부의 4개 기능적 템플릿으로 구성된다. 사상 과정에서는 사상 단위와 기능분류에 따른 129개 C 사상 템플릿과 반복적 알고리듬을 통하여 터미널 정보를 이용해서 C 코드를 생성하게 된다. C 프로그램의 구성은 코드를 직접 템플릿으로 출력하거나, 생성된 코드를 데이터큐에 중간 저장시키고 상위사상 결과에 결합시켜서 이루어진다. 설계 및 구현된 VHDL-to-C 사상기는 Validation Suite의 96% VHDL 구문 구조에 대해서 100% C 코드 모델을 완벽하게 사상할 수 있음을 보였다. 또한 VHDL-to-C 사상의 성능에서 생성된 코드의 메모리 오버헤드가 해석기 방식보다는 작고 직접코드 방식보다는 크지만 VHDL 프로그램 크기에 대해서 완만한 증가 경향을 보이고 있으며, 사상처리 시간에서는 사상 메카니즘의 구현에서 최적화 및 개선이 요구됨을 나타내었다.

• 한국시뮬레이션학회논문지
• /
• 제10권1호
• /
• pp.25-34
• /
• 2001

In this paper, we describe the generation method of interface logic which replace between IP & IP handshaking signal with asynchronous logic circuit. Especially, we suggest the new asynchronous sequential "Waveform to VHDL" code creation algorithm by flow chart conversion : Wave2VHDL - if only mixed asynchronous timing waveform is presented the level type input and pulse type input for handshaking, we convert waveform to flowchart and then replace with VHDL code according to converted flowchart. Also, we confirmed that asynchronous electronic circuits are created by applying extracted VHDL source code from suggest algorithm to conventional domestic/abroad CAD Tool, Finally, we assured the simulation result and the suggest timing diagram are identical.

• 한국시뮬레이션학회:학술대회논문집
• /
• 한국시뮬레이션학회 2001년도 춘계 학술대회 논문집
• /
• pp.82-87
• /
• 2001

본 논문에서는 IP(Intellectual Property)와 IP 간의 핸드쉐이킹 신호를 비동기 논리회로로 대체 하도록 할 수 있는 인터페이스 논리의 생성 방법에 대하여 기술한다. 특히 핸드쉐이킹 을 위하여 레벨형 입력과 펄스형 입력이 혼합된 비동기 타이밍 파형만 제시되었을 경우 이 파형을 흐름도로 변환시키고 변환된 흐름도에 의하여 VHDL 코드로 대체하는 새로운 \"파형 변환 알고리즘:Wave2VHDL\"을 제안한다. 또한 제안된 알고리즘으로부터 추출한 VHDL 원시 코드를 기존의 국내외 CAD 툴(Tool)에 적용함으로서 IP 인터페이스를 위한 비동기식 전자회로가 생성됨을 확인하고 시뮬레이션 결과와 제시된 타이밍도가 일치함을 증명한다.일치함을 증명한다.

• 한국통신학회논문지
• /
• 제30권3C호
• /
• pp.64-68
• /
• 2005

리드솔로몬 부호화기를 구현하기 위해서 제안된 구조는 널리 알려진 대로 일반적인 구조와 직렬승산기를 쓰는 구조가 있다. 일반적 구조의 부호화기는 구조가 복잡한 대신 처리속도가 빠르고, 반면에 직렬승산기를 쓰는 부호화기는 구조는 단순하지만 처리속도는 그다지 빠르지 않은 것으로 알려져 있다. 이 논문에서는, 이 널리 알려진 사실이 VHDL로 구현할 때는 사실이 아닐 수도 있다는 것을 보인다. 이는, 직렬승산기에 필요한 쌍대기저 변환테이블을 구현하는 데에는 많은 게이트가 필요한 경우가 있기 때문인 것으로 해석된다. 한편 두 가지 구조를 써서 VHDL로 구현한 부호화의 처리속도는 모두 같다.

• 한국산학기술학회:학술대회논문집
• /
• 한국산학기술학회 2003년도 춘계학술발표논문집
• /
• pp.250-252
• /
• 2003

본 논문에서는 콘벌루션 부호를 사용한 대역확산 방식의 디지틀 통신모뎀을 FPGA를 이용하여 설계 및 검증을 하였다. 대역확산 방식에서의 콘벌루tus부호기(K=3, R=1/2), PN code(128chip) generator와 비터비 디코더를 Xilinx사의 FPGA 디자인 툴인 Xilinx Foundations3.1을 사용하여 VHDL simulation과 timing simulation을 수행하였고, FPGA 회로설계 검증 장비인 EDA-Lab 3000 장비를 사용하여 Xilinx사의 SPARTAN2 2S100PQ208칩에 configuration 한 후 Agilent사의 1681A logic analyzer를 사용하여 설계된 회로의 동작을 검증하였다.

• 한국정보과학회:학술대회논문집
• /
• 한국정보과학회 1999년도 가을 학술발표논문집 Vol.26 No.2 (3)
• /
• pp.54-56
• /
• 1999

현재 많은 내장형 시스템을 구현하기 위한 방법론으로 가상 프로토타입(VP)을 이용하고 있다. 본 논문에서는 가상 프로토타입을 이용하여 내장형 시스템의 설계 및 구현을 위해 사용되는 시스템 명세 언어인 SpecCharts로 명세된 시스템을 동기적 의미론에 만족하는 SpecCharts의 Subset을 규명하여 동기화 형태로 해당명세를 변환시키고 이로부터 synchronous VHDL 코드로 생성할 수 있는 방법을 설계하였다. 동기적 의미론을 만족시키기 위하여 비결정적인 추상적인 모델(NDAM)을 이용하여 SpecCharts로부터 VHDL ？로 변환하는 방법을 제시하고, 변환된 VHDL 코드를 동기적 VHDL 코드로 변환하기 위하여 W. Baker에 의해 규명된 동기적 VHDL subset 적용하여 synchronous VHDL 코드를 생성하는 방법을 제안한다.

• 한국통신학회논문지
• /
• 제26권10B호
• /
• pp.1458-1463
• /
• 2001

본 논문에서는 고밀도 광 기록 시스템에 적용이 가능한 코드율이 8/15이고, (d, $textsc{k}$)=(2, 15)인 새로운 변조 코드 체계에 대한 변조 코딩 방법을 VHDL로 구현하였다. 인코딩 방법은 크게 세 가지로 구분되어 진다. 먼저 입력 데이터를 복수개의 바이트 단위로 묶어서 블록을 정의하고, 이 블록의 입력 데이터를 변환 테이블을 이용해서 채널 데이터로 변환한 후, 머징 비트(merging bits)를 첨가하여 데이터를 전송한다. 위와 같은 코딩 방법을 적용하여 새롭게 개발한 변조 코드에 대해 모의 실험을 통한 성능을 분석한 후 VHDL로 구현하여 검증하였다.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2000년도 추계종합학술대회 논문집(2)
• /
• pp.192-195
• /
• 2000

GSM(Global System for Mobile Communication) system which is being used in Europe is composed A3, A5 and A8 algorithms. In this paper we implement A3 algorithm using VHDL, and verify the design by simulation. The A3 algorithm is divided into 3 parts, the encryption part, in which F-function encrypts 64 bit block data；the key generation part, which produces 32 bit subkeys；the control part, which produces the control code.