• 한국전자파학회논문지
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• 제14권12호
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• pp.1256-1263
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• 2003

본 논문에서는 초고속 위성 방송 서비스를 위한 DVB 및 ISDB 시스템에 적용되는 채널 부호화 방식의 성능 분석과 VHDL 모델 링을 하였다. 또한 구현을 위한 다양한 부호화율(R=2/3, 5/6, 8/9 TC-8PSK)을 가지는 부호화기의 최적 설계 파라미터를 제시하였고, 이를 기반으로 VHDL 모델링을 하였다. VHDL 시뮬레이션을 통해 복호기의 하드웨어 동작의 유효성을 검증하였으며, 복호기 인터페이서를 설계하였다.

• 한국정보기술응용학회:학술대회논문집
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• 한국정보기술응용학회 2002년도 춘계학술대회
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• pp.87-87
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• 2002

본 논문에서는 모듈성과 확장성을 갖는 시스톨릭 어레이 정렬기(Systolic Array Sorter)의 구현에 대하여 기술한다. 정규순환방정식으로 표현된 정렬(sorting)알고리즘으로부터 1차원 평면 시스톨릭 어레이를 유도한 후 유도된 정렬 시스톨릭 어레이를 RTL 수준에서 VHDL로 모델링 하여 동작을 검증하였다. 검증된 시스톨릭 어레이 정렬기는 synopsys hynix-0.35$\mu\textrm{m}$ 셀 라이브러리와 FPGA s40pq240칩을 사용하여 합성 및 구현되었다.

• 한국통신학회논문지
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• 제26권6B호
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• pp.856-866
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• 2001

본 논문에서는 radix-4 방식을 이용한 고속 터보 MAP 복호 알고리즘을 제안하고 이를 설계하기 위해 VHDL 모델링 하였다. VHDL 시뮬레이션을 하기 위해 radix-4 방식의 터보 MAP 복호기의 구조를 설계하였으며, 복호속도 효율성을 분석하기 위해 기존의 Radix-2 방식의 복호기도 VHDL 시뮬레이션 하였다. 구현 결과, 약 2.4배의 복호속도 향상을 알 수 있었다.

• 전자공학회논문지A
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• 제33A권5호
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• pp.180-187
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• 1996

This paper describes a post-layout simulation method using VHDL and C for verifying the architecture of antifuse-based FPGAs and the dedicated CAD system. An antifuse-based FPGA consists of programming circuitry including decoding logic, logic modules, segmented tracks, antifuses and I/O pads. The VHDL model which includes all these elements is used for logic verification and programming verification of the implemented circuit by reconstructing the logic circuit from the bit-stream generated from layout tool. The implemented circuit comprises of logic modules and routing networks. Since the routing delay of the complex networks is comparable to the delay of the logic module in the FPGA, the accurate post-layout simulation is essential to the FPGA system. In this paper, the C program calculates the delay of the routing netowrks using SPICE, elmore or horowitz delay models and the results feedback to the VHDL simulation. Critical path anc be found from this post-layout simulation results.

• 한국정보처리학회논문지
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• 제3권5호
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• pp.1346-1353
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• 1996

본 논문은 상위레벨에서 VHDL을 사용하여 순차회로의 주요 구성요소인 플립플롭을 모델링하는 방법과 고장을 검출하기 위한 테스트생성 알고리즘을 제안 한다. RS, JK, D, T플립플롭은 데이터 흐름형을 이용하여 모델링한다. 칩레벨 모델의 기본 구조인 마이크로 오퍼레이션 시이퀸스를 하나 이상의 다른 마이크로 오퍼레이션 사이퀸스에 연결된 제어점으로 나타낸다. 다른 마이크로 오퍼레이션을 제한하고 있는 마이크로 오퍼레이션고 장(FMOP고장)을 효과적으로 나타내기 위하여 고울트리의 개념을 사용하며 고울을 처리하기 위해서 휴리스틱 조건을 이용한다. FMOP나 제어점 고장(FCON)이 발생 할때 고장 활성화, 경로 활성화 및 활성화된 경로를 유지하기 위한 명료화과정을 거쳐 테스트 패턴을 생성 제안한 알고리즘을 C 언어로 실현하고 예제를 통하여 유효성을 확인 한다.

• 한국정보기술응용학회:학술대회논문집
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• 한국정보기술응용학회 2002년도 추계공동학술대회 정보환경 변화에 따른 신정보기술 패러다임
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• pp.343-349
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• 2002

본 논문에서는 모듈성과 확장성을 갖는 시스톨릭 어레이를 이용한 FIR(finite impulse response) 디지털필터의 구현에 대하여 기술한다. 차분방정식 혹은 전달함수가 주어질 때 기본소자를 이용한 FIR 디지털필터 설계를 위한 2차원 DG(dependence graph)로부터 1차원 시스톨릭 어레이를 유도한 후 유도된 시스톨릭 어레이를 RT 수준에서 VHDL로 모델링하여 동작을 검증하였다 검증된 시스톨릭 어레이를 이용한 FIR 디지털필터는 Hynix에서 제공하는 0.35$\mu\textrm{m}$ 셀 라이브러리와 FPGA칩인 XCV200E을 사용하여 합성 및 구현되었다.

• 한국산업정보학회:학술대회논문집
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• 한국산업정보학회 2002년도 추계공동학술대회
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• pp.343-349
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• 2002

본 논문에서는 모듈성과 확장성을 갖는 시스톨릭 어레이를 이용한 FIR(finite impulse response) 디지털필터의 구현에 대하여 기술한다. 차분방정식 혹은 전달함수가 주어질 때 기본소자를 이용한 FIR 디지털필터 설계를 위한 2차원 DG(dependence graph)로부터 1차원 시스톨릭 어레이를 유도한 후 유도된 시스톨릭 어레이를 RT 수준에서 VHDL로 모델링하여 동작을 검증하였다. 검증된 시스톨릭 어레이를 이용한 FIR 디지털필터는 Hynix에서 제공하는 0.35$\mu\textrm{m}$ 셀 라이브러리와 FPGA칩인 XCV200E을 사용하여 합성 및 구현되었다.

• 정보처리학회논문지C
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• 제8C권1호
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• pp.32-40
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• 2001

본 논문에서는 기존의 Montgomery 알고리듬을 개선한 고속 모듈러 곱셈 알고리듬을 제안하고, 이를 기본으로 하여 디지털 서명에 적용 가능한 1024비트 RSA 암호 시스템의 설계 및 구현에 관하여 기술한다. 제안된 방법은 부분합 계산시 단지 1번지의 덧셈 연산이 필요하지만, 기존 Montgomery 알고리듬에서는 2번의 덧셈연산이 요구되므로 기존 방법에 비해 계산 속도가 빠르며, 하드웨어 면적도 매우 감소된다. 제안된 RSA 암호 시스템은 VHDL(VHSIC Hardware Description Language)을 이용하여 모델링하였고, $Synopsys^{TM}$사의 Design Analyzer를 이용하여 논리합성(Altera 10K lib. 이용)을 수행하였다. 또한, FPGA 구현을 위하여 Altera MAX+PLUS II상에서 타이밍 시뮬레이션을 수행하였다. 실험을 통하여 제안된 방법은 계산 속도가 매우 빠르며, 하드웨어 면적도 매우 감소함을 확인하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.509-512
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• 2005

The aim of this work is to design a real-time reusable image enhancement architecture for video signals, based on a spatial processing of the video sequence. The VHDL hardware description language has been used in order to make possible a top-down design methodology. By adding proposed algorithms to the LPR(License Plate Recognition) system, the system is implemented with reliability and safety on a rainy day. Spartan-2E XC2s300E is used as implementation platforms for real-time system.

• 한국통신학회논문지
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• 제33권11B호
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• pp.1020-1029
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• 2008

본 논문은 네트워크 침입 탐지 시스템에서 고속 패턴 매칭 알고리듬과 그 구조를 제안한다. 제안된 알고리듬은 실시간 입력 패킷에서 특정 패턴을 검사하며 정확한 문자열, 문자열 값의 범위, 그리고 문자열 값의 조합 등을 검색한다. 본 연구에서는 입력 패킷과 패턴은 동시에 겹치는 문자열들을 검색하기 위해 상태 전이 그래프로 모델링 하였으며 상태 전이 그래프는 구현 복잡도를 줄이기 위해 입력 임플리컨트 단위로 분할하였다. 제안된 패턴 매칭구조는 상태 전이 그래프와 입력된 문자열을 입력으로 사용한다. 제안된 패턴 매칭기는 VHDL 언어로 모델링하여 구현하였으며, 성능 분석을 통하여 제안된 기법의 적절성을 검증하였다.