• The Transactions of the Korean Institute of Electrical Engineers B
• /
• v.48 no.8
• /
• pp.455-460
• /
• 1999

A novel zero-voltage-transition (ZVT) PWM converter for switched reluctance motor (SRM) drives is proposed. A simple auxiliary circuit which consists of one active switch, one resonant inductor, and three diodes provides ZVS condition to all main switches and diodes allowing high frequency operation of the converter with high efficiency. The auxiliary circuit is placed in parallel with the main power flow path and thus it handles only a small fraction of the main power. So, the power rating of the auxiliary circuit can be very small (about 30% of main power). So, the auxiliary circuit can be realized with small power rating and low cost. Operation, features and characteristics of the proposed converter are illustrated and verified on a 1.5 kW, 50 kHz IGBT based (a MOSFET for the auxiliary with) experimental circuit.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
• /
• 2002.05a
• /
• pp.184-186
• /
• 2002

In this paper, we studies EMTP analysis and characteristics of critical voltage of pulse corona and load impedance on variable electrode length. To obtain a stable pulse voltage, we designed a compact pulse generator switched MOSFET and tested their characteristics by adjusting electrode length and pulse repetition. As a result, critical voltage of pulse corona and load impedance on increasing electrode length were decreased. These results indicate we can control critical voltage of pulse corona and suppress arc discharging between two electrodes.

• Proceedings of the IEEK Conference
• /
• 2004.06b
• /
• pp.355-358
• /
• 2004

In this work, N-LDMOSFET(Lateral Double diffused MOSFET) was designed and fabricated on SOI(Silicon-On-Insulator) substrate, for such applications as motor controllers and high voltage switches, fuel injection controller systems in automobile and SSR(Solid State Rexay)etc. The LDMOSFET was designed to overcome the floating body effects that appear in the conventional thick SOI MOS structure by adding p+ region in source region. Also, RESURF(Reduced SURface Field) structure was proposed in this work in order to reduce a large on-resistance of LDMOSFET when operated keeping high break down voltage. Breakdown voltage was 268v in off-state ($V_{GS}$=OV) at room temperature in $22{\mu}m$ drift length LDMOSFET. When 5V of $V_{GS}$ and 30V of $V_{DS}$ applied, the on resistance(Ron), the transcon ductance($G_m$) and the threshold voltage($V_T$) was 1.76k$\Omega$, 79.7uA/V and 1.85V respectively.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
• /
• 2009.11a
• /
• pp.48-48
• /
• 2009

최근 빠른 동작속도와 고 집적도를 얻기 위해 metal oxide semiconductor field effect transistor (MOSFET) 의 크기는 계속 해서 줄어들고 있다. 동시에 게이트의 절연층도 얇아지게 된다. 절연층으로 사용되는 $SiO_2$ 의 두께가 2nm 이하로 얇아 지게 되면 터널링에 의해 누설 전류가 발생하게 된다. 이 문제를 해결하기 위해 $SiO_2$ 를 대체할 고유전체 물질의 연구가 활발하다. 고유전체 물질 중에는 $ZrO_2,\;Al_2O_3,\;HfO_2$ 등이 많이 연구 되어 왔다. 하지만 유전상수 이외에 band gap energy, thermodynamic stability, recrystallization temperature 등의 특성이 좋지 않아 대체 물질로 문제점이 있다. 이를 보안하기 위해 산화물을 합금과 결합시키면 서로의 장점들이 합쳐져 기준들을 만족하는 물질을 만들 수 있고 $HfAlO_3$가 그 중 하나이다. Al를 첨가하는 이유는 문턱전압을 낮추기 위해서다. $HfAlO_3$는 유전상수 18.2, band gap energy 6.5 eV, recrystallization temperature 800 $^{\circ}C$이고 열역학적 특성이 안정적이다. 게이트 절연층은 전극과 기판사이에 적층구조를 이루고 있어 이방성인 드라이 에칭이 필요하고 공정 중 마스크물질과의 선택비가 높아야한다. 본 연구는 $HfAlO_3$박막을 $BCl_3/Ar,\;N_2/BCl_3/Ar$ 유도결합 플라즈마를 이용해 식각했다. 베이스 조건은 RF Power 500 W, DC-bias -100 V, 공정압력 15 mTorr, 기판온도 40 $^{\circ}C$ 이다. 가스비율, RF Power, DC-bias, 공정 압력에 의한 마스크물질과 의 선택비를 알아보았다.

• Proceedings of the Korean Vacuum Society Conference
• /
• 2012.08a
• /
• pp.291-292
• /
• 2012

MOSFET 구조에서 metal oxide에 기반을 둔 게이트 유전체의 연구는 실리콘(Si)을 기반으로 한 반도체 발명이래로 가장 인상적인 발전을 이뤄 왔다. 이는 metal oxide의 높은 유전상수 특성이 $SiO_2$보다 우수하고, 유전체 박막의 두께 감소로 인한 전기적 특성 저하를 보완하기 때문이다. 특히 지난 10년 동안, Hafnium에 기반을 둔 $HfO_2$는 차세대 반도체용 유전 물질로 전기적 구조적 특성에 대한 연구가 활발히 진행되어왔다. 그러나 현재까지 $HfO_2$에 대한 nano-mechanical 특성 연구는 미미하여 이에 대한 연구가 필요하다. 이에 본 연구에서는 Hf 및 $HfO_2$ 박막의 증착 및 열처리 조건을 다르게 하여 실험을 진행하였다. 시료는 rf magnetron sputter를 이용하여 Si 기판위에 Hafnium target으로 산소유량(4, 6 sccm)을 달리하여 증착하였고, 이후 furnace에서 400에서 $800^{\circ}C$까지 질소분위기에서 20분간 열처리를 실시하였다. 실험결과 산소 유량을 6 sccm으로 증착한 시료의 current density 성능이 모든 열처리 과정에서 증가하였다. Nano-indenter로 측정하고 Weibull distribution으로 정량적 계산을 한 경도 (Hardness)는 as-deposited 시료를 기준으로 $400^{\circ}C$에서는 감소했으나 온도가 높아질수록 증가하였다. 특히, $400^{\circ}C$ 열처리한 시료에서 산소농도에(4 sccm : 5.35 GPa, 6 sccm : 6.15 GPa)따른 두 시료간의 변화가 가장 두드러졌다. 반면에, 탄성계수 (Elastic modulus)는 산소농도 6 sccm을 넣고 증착된 시료들이 4 sccm을 넣고 증착한 시료보다 모두 높은 값을 나타냈다. 또한, $800^{\circ}C$ 열처리한 시료에서 산소농도에(4 sccm : 128.88 GPa, 6 sccm : 149.39 GPa)따라 표면의 탄성에 큰 차이가 있음을 확인하였다. 이는 증착된 $HfO_2$ 시료들이 비정질 상태에서 $HfO_2$로 결정화되는 과정에서 산소가 증가할수록 박막의 defect이 감소되기 때문으로 사료된다.

• Proceedings of the Korean Vacuum Society Conference
• /
• 2011.02a
• /
• pp.184-184
• /
• 2011

반도체 전자 소자의 초고집적회로(VLSI, Very Large Scale Integrated Circuit)가 수년간 지속됨에 따라 실리콘 기반으로 하는 MOSFET 성능의 한계에 도달하게 되었다. 재료 물성, 축소, 소자 공정 등에 대한 원인으로 이를 극복하고자 하는 재료와 성능향상에 관한 연구가 진행되고 있다. 이에 기존 시스템의 전자의 전하 정보만을 응용하는 것이 아니라 전자의 스핀 정보까지 고려하는 스핀트로닉스 연구분야가 주목을 받고 있다. Spin-FET는 스핀 주입, 스핀 조절, 스핀측정 등으로 나뉘어 연구되고 있으며 이 중 스핀 주입의 효율 향상이 우선시 해결되어야 한다. 일반적으로 스핀 주입 과정에서 소스가 되는 강자성체와 스핀 확산 거리가 긴 반도체 물질과의 Conductance mismatch가 문제되고 있다. 이에 자성 반도체는 근본적인 문제를 해결하고 반도체와 자성체의 특성을 동시에 나타내는 물질로써, Si과 Ge (4족) 등의 반도체뿐만 아니라, GaAs, InP (3-5족), ZnO, ZnTe (2-6족) 등의 반도체 또한 많은 연구가 이루어지고 있다. 자성 반도체에서 해결해야 할 가장 큰 문제는 물질이 자성을 잃는 Curie 온도를 상온 이상으로 높이는 것이다. 이에 본 연구는 전이금속이 도핑된 4족 Si 반도체 박막을 성장하고 후처리 공정을 통하여 나타나는 구조적, 자기적 특성을 연구하였다. 펄스 레이저 증착 방법을 통하여 p-type Si 기판위에 전이금속 Fe이 도핑된 박막을 500 nm 로 성장하였다. 성장 온도는 $250^{\circ}C$로 하였고, 성장 분압은 $3 {\times}10^{-3}$Torr 로 유지하며 $N_2$ 가스를 사용하였다. 구조적 결과를 보기 위해 X선 회절 분석과 원자력 현미경 결과를 확인하였고, 자기적 특성을 확인하기 위해 저온에서 초전도 양자 간섭계로 조사하였다. XRD를 통해 (002)면, (004)면의 Si 기판 결정을 보았으며, Fe 관련된 이차상이 형성됨을 예측해 보았다. ($Fe_3Si$, $Fe_2Si$ 등) 초전도 양자 간섭계에서 20 K에서 측정한 이력 현상을 관찰하고, 온도변화에 따른 전체 자기모멘트를 관찰하였으며 이는 상온에서도 강자성 특성이 나타남을 확인하였다.

• Proceedings of the Korean Vacuum Society Conference
• /
• 2013.02a
• /
• pp.389-389
• /
• 2013

HfOx (Hafnium oxide)는 ~25의 고유전상수, 5.25 eV의 비교적 높은 Band-gap을 갖는 물질로 MOSFET (metal-oxide semiconductor field-effect-transistor) 구조의 Oxide 박막을 대체 가능한 물질로 연구가 지속되고 있다. 현재까지 진행된 대다수의 연구는 증착 조건에 따른 박막의 결정학적 및 전기적 특성에 대한 주제로 진행되었고 다양한 연구 결과가 보고된바 있다. 하지만 기존의 연구 기법은 박막의 nanomechanics 특성에 대한 연구가 부족하여 이를 보완하기 위한 연구가 절실하다. 따라서 본 연구에서는 HfOx 박막 내 포함된 산소가 고온 열처리 과정에서 빠져나감으로 인한 박막의 nanomechanics 특성을 확인하고자 하였다. 시료는 rf magnetron sputter를 이용하여Si (silicon) 기판위에 Hafnium target으로 산소유량(5, 10, 15 sccm)을 달리하여 증착하였고, 이후 furnace에서 $400^{\circ}C$에서 $1,000^{\circ}C$까지 질소분위기에서 20분간 열처리를 실시하였다. 실험결과 시료의 전기적 특성을 I-V 곡선을 측정하여 확인하였고, 증착 시 산소 유량이 5 sccm에서 15 sccm으로 증가함에 따라서 누설전류 특성은 급격히 향상되었고, 열처리 온도가 증가함에 따라 감소하는 특성을 나타내었다. 또한 시료의 nanomechanics 특성을 확인하기 위하여 nano-indenter를 이용하여 시료의 표면강도(surface hardness)와 탄성계수(elastic modulus)를 확인하였다. 측정결과 5 sccm 시료의 표면강도와 탄성계수는 상온에서 열처리 온도가 증가함에 따라 각각 7.75 GPa에서 9.19 GPa로, 그리고 133.83 GPa에서 126.64 GPa로 10, 15 sccm의 박막의 비하여 상대적으로 균일한 특성을 나타내었다. 이는 증착 시 박막 내 과포화된 산소가 열처리 과정에서 빠져나감으로 인한 것이며, 또한 과포화된 정도에 따라 더 적은 열처리 에너지에 의하여 박막을 빠져나감으로 인한 것으로 판단된다. 또한 열처리 과정에서 산소가 빠져나가는 상대적인 flux의 영향으로 인하여 박막의 mechanical한 균일도의 변화가 나타났다.

• Proceedings of the Korean Vacuum Society Conference
• /
• 2013.02a
• /
• pp.487-487
• /
• 2013

According to shrinkage of transistor, interface traps have been recognized as a major factor which limits the process development in manufacturing industry. The traps occur through spontaneous generation process, and spread into the forbidden band. There is a large change of current though a few traps are existed at the Si-SiO2 interface. Moreover, the increased temperature largely affects to the leakage current due to the interface trap. For this reason, we made an effort to find out the relationship between temperature and interface trap. The subthreshold swing (SS) was investigated to confirm the correlation. The simulated results show that the sphere of influence of trap is enlarged according to increase in temperature. To investigate the relationship between thermal energy and surface potential, we extracted the average surface potential and thermal energy (kT) according to the temperature. Despite an error rate of 6.5%, change rates of both thermal energy and average surface potential resemble each other in many ways. This allows that SS is affected by the trap within the range of the thermal energy from the surface energy.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
• /
• 2015.10a
• /
• pp.458-461
• /
• 2015

In this paper 2 types of voltage references and a current reference suitable for low-voltage, low-power circuits are proposed and designed with $0.35{\mu}m\;CMOS$ process. MOS transistors operating in weak inversion and bulk-driven technique are utilized to achieve low-voltage and low-power features. The first voltage reference consumes 1.43uA from a supply voltage of 1.2V while it has a reference voltage of 585mV and a TC(Temperature Coefficient) of $6ppm/^{\circ}C$. The second voltage reference consumes 48pW from a supply voltage of 0.3V while having a reference voltage of 172mV and a TC of $26ppm/^{\circ}C$. The current reference consumes 246nA from a supply voltage of 0.75V with a reference current of 32.6nA and a TC of $262ppm/^{\circ}C$. The performances of the designed references have been verified through simulations.