• Title/Summary/Keyword: U-MOSFET

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Interface Trap Effects on the Output Characteristics of GaN Schottky Barrier MOSFET (GaN Schottky Barrier MOSFET의 출력 전류에 대한 계면 트랩의 영향)

  • Park, Byeong-Jun;Kim, Han-Sol;Hahm, Sung-Ho
    • Journal of Sensor Science and Technology
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    • v.31 no.4
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    • pp.271-277
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    • 2022
  • We analyzed the effects of the interface trap on the output characteristics of an inversion mode n-channel GaN Schottky barrier (SB)-MOSFET based on the Nit distribution using TCAD simulation. As interface trap number density (Nit) increased, the threshold voltage increased while the drain current density decreased. Under Nit=5.0×1010 cm-2 condition, the threshold voltage was 3.2 V for VDS=1 V, and the drain current density reduced to 2.4 mA/mm relative to the non-trap condition. Regardless of the Nit distribution type, there was an increase in the subthreshold swing (SS) following an increase in Nit. Under U-shaped Nit distribution, it was confirmed that the SS varied depending on the gate voltage. The interface fixed charge (Qf) caused an shift in the threshold voltage and increased the off-state current collectively with the surface trap. In summary, GaN SB-MOSFET can be a building block for high power UV optoelectronic circuit provided the surface state is significantly reduced.

Analysis of junctionless field effect transistor for transparent electronics

  • Gwon, Hyeok-Yun;Kim, Min-Cheol;Lee, Hyeon-U
    • Proceeding of EDISON Challenge
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    • 2014.03a
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    • pp.420-424
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    • 2014
  • 본 논문에서는 접합을 가지지 않는 Junctionless transistor (JLT)의 두께에 따른 특성 차이 및 기존의 MOSFET과의 특성 비교를 EDISON 시뮬레이터를 통해 확인을 하였다. JLT의 두께가 얇아짐에 따라 On/off 비율 측면에서 소자의 특성이 향상됨을 확인 하였으며, 기존 Inversion mode의 MOSFET과 비교하여 단 채널 효과 측면에서도 향상된 특성을 확인 할 수 있었다.

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Size Scaling에 따른 Gate-All-Around Silicon Nanowire MOSFET의 특성 연구

  • Lee, Dae-Han;Jeong, U-Jin
    • Proceeding of EDISON Challenge
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    • 2014.03a
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    • pp.434-438
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    • 2014
  • CMOS의 최종형태로써 Gate-All-Around(GAA) Silicon Nanowire(NW)가 각광받고 있다. 이 논문에서 NW FET(Field Effect Transistor)의 채널 길이와 NW의 폭과 같은 size에 따른 특성변화를 실제 실험 data와 NW FET 특성분석 simulation을 이용해서 비교해보았다. MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 소형화에 따른 쇼트 채널 효과(short channel effect)에 의한 threshold voltage($V_{th}$), Drain Induced Barrier Lowering(DIBL), subthreshold swing(SS) 또한 비교하였다. 이에 더하여, 기존의 상용툴로 NW를 해석한 시뮬레이션 결과와도 비교해봄으로써 NW의 size scaling에 대한 EDISON NW 해석 simulation의 정확도를 파악해보았다.

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CNT-TFET을 이용한 저전력 인버터 설계

  • Jin, Ik-Gyeong;Jeong, U-Jin
    • Proceeding of EDISON Challenge
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    • 2015.03a
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    • pp.350-353
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    • 2015
  • 최근 에너지 효율과 소형화측면에서 한계를 보이는 Metal-Oxide-Semiconductor Field-Effect Transistor(MOSFET)을 대체할 수 있는 소자로 Tunneling FET(TFET)이 주목받고 있다. 본 논문에서는 탄소나노튜브(Carbon Nanotube, CNT) TFET을 시뮬레이션하여 전자회로의 기본 단위인 인버터(Inverter)를 설계한다. 설계한 인버터의 성능을 CNT-MOSFET 인버터와 비교하여 저전력 디지털 회로로써의 가능성을 확인한다.

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Threshold Voltage Modeling of Ion-Implanted MOSFET's (이온 주입한 MOSFET에 대한 Threshold 전압의 모데링)

  • Ryu, Jong-Seon;Kim, Yeo-Hwan;Kim, Bo-U
    • Journal of the Korean Institute of Telematics and Electronics
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    • v.22 no.1
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    • pp.22-27
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    • 1985
  • 본 논문에서는 채널에 붕소를 이온주입하여 불균일한 도우핑 profile을 가지는 n-채럴 MOSFET의 threshold 전압에 대하여 보다 간단한 모델링을 기술하였다. 실제의 도우핑 Profile들 지수적인 Profile을 지수적인 profile로 근이시키고 Poisson방정식과 depletion approximation을 이용하여 실리콘 표면의 Potential, 최대 공핍층의 폭 그리고 threshold 전압을 구하였다. 계산한 threshold 전압이 실험치와 잘 일치한다는 사실은 이온 주입한 MOS소자들에 대하여 지수적인 도우핑 Profile로 근이시킬 수 있다는 타당성을 보여 주고 있다.

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An Accurate Small Signal Modeling of Cylindrical/Surrounded Gate MOSFET for High Frequency Applications

  • Ghosh, Pujarini;Haldar, Subhasis;Gupta, R.S.;Gupta, Mridula
    • JSTS:Journal of Semiconductor Technology and Science
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    • v.12 no.4
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    • pp.377-387
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    • 2012
  • An intrinsic small signal equivalent circuit model of Cylindrical/Surrounded gate MOSFET is proposed. Admittance parameters of the device are extracted from circuit analysis and intrinsic circuit elements are presented in terms of real and imaginary parts of the admittance parameters. S parameters are then evaluated and justified with the simulated data extracted from 3D device simulation.

Analysis of a Novel Elevated Source Drain MOSFET with Reduced Gate-Induced Drain Leakage and High Driving Capability (Gate-Induced Drain Leakage를 줄인 새로운 구조의 고성능 Elevated Source Drain MOSFET에 관한 분석)

  • Kim, Gyeong-Hwan;Choe, Chang-Sun;Kim, Jeong-Tae;Choe, U-Yeong
    • Journal of the Institute of Electronics Engineers of Korea SD
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    • v.38 no.6
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    • pp.390-397
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    • 2001
  • A novel self-aligned ESD (Elevated Source Drain) MOSFET structure which can effectively reduce the GIDL (Gate-Induced Drain Leakage) current is proposed and analyzed. The proposed ESD structure is characterized by sidewall spacer and recessed-channel depth which are determined by dry-etching process. Elevation of the Source/Drain extension region is realized so that the low-activation effect caused by low-energy ion implantation can be avoided. Unlike the conventional LDD structures, it is shown that the GIDL current of the ESD structure is suppressed without sacrificing the maximum driving capability. The main reason for the reduction of GIDL current Is the decreased electric field at the point of the maximum band-to-band tunneling as the peak electric field is shifted toward the drain side.

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