• 한국광학회:학술대회논문집
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• 한국광학회 1989년도 제4회 파동 및 레이저 학술발표회 4th Conference on Waves and lasers 논문집 - 한국광학회
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• pp.176-179
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• 1989

The optimization of the monolithic pin-FET receiver is discussed, with emphasis on the sensitivity and bandwidth. The amplifier circuit, bias resistance, total input capacitance, and transconductance of FET for the 2 Gbps transmission are calculated.

• 대한전자공학회논문지SD
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• 제46권1호
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• pp.92-97
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• 2009

저 전력 소모는 의료용 이식 장치에서 매우 중요한 요소가 된다. 본 논문에 제안된 이식형 심장 박동 조절기의 감지 단에 필요한 저 전력 4차 Gm-C 필터는 다단 증폭 단으로 구현 되었다. 매우 큰 시상수를 구현하기 위해서 전류 분할 및 플로팅-게이트 기법이 적용된 OTA가 사용되었다. 측정 결과, 필터는 50 dB의 SFDR을 가지며, $1.8{\mu}$, W의 전력이 소모되었다. 전원 전압은 1.5 V가 공급되었고, 코어는 $2.4\;mm{\times}1.3\;mm$의 실리콘 면적을 차지한다. 제안된 필터는 1-poly 4-metal $0.35-{\mu}m$ CMOS 공정에서 제작되었다.

• 대한전자공학회논문지
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• 제25권11호
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• pp.1274-1281
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• 1988

전압제어 적분기에 기초를 둔 새로운 전압-제어 발진기를 개발했다. 전체 회로는 operational transconductance amplifier(OTA)와 접지된 커패시터로 실현한 전압제어 적분기와, 슈미트 트리거(Schmitt trigger)로 구성된다. 입력제어 전류는 적분기의 적분 시정수를 변화시키고, 이것에 의해 회로의 발진 주파수가 바뀐다. 제어 전압이 0V일때 회로를 12.21KHz에서 발진시킬 경우, -2V에서 2V의 제어 전압 범위에서 전압-주파수의 변환 감도는 2.473Hz/V이고, 최대 직선 오차는 0.68%이다. 저주파에서 100KHz까지의 주파수 범위에서 회로의 주파수 안정도는 약 +250ppm/$^{\circ}$C이다.

• 한국정보전자통신기술학회논문지
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• 제7권1호
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• pp.40-44
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• 2014

저항형 바이오 센서를 인터페이싱하기 위해 브릿지 저항 편차-주기 변환기를 제안한다. 이 변환기는 선형 OTA(linear operational transconductance amplifier)와 전류-제어 발진기(current-controlled oscillator)로 구성된다. 브릿지 옵셋저항이 $1k{\Omega}$일 때, 프리러닝 주기는 1.824 ms이다. 변환기의 변 환 감도는 $0-1.2{\Omega}$의 저항편 범위에서 $3.814ms/{\Omega}$이다. 변환 특성의 선형 에러는 ${\pm}0.004%$이내이다.

• 전자공학회논문지
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• 제53권1호
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• pp.59-67
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• 2016

저가, 광대역, 그리고 넓은 이득 제어 범위를 갖는 전자 계측 시스템을 실현하기 위한 완전-차동 선형(fully-differential linear operational transconductance amplifier : FLOTA)를 사용한 새로운 계측 증폭기(instrumentation amplifier : IA)를 설계하였다. 이 IA는 한 개의 FLOTA, 두 개의 저항 그리고 한 개의 연산 증폭기(operational amplifier : op-amp로 구성된다. 동작 원리는 FLOTA에 인가되는 두 입력 전압의 차가 각각 동일한 차동 전류로 변환되고 이 전류는 op-amp의 (+)단자의 저항기와 귀환 저항기를 통과시켜 단일 출력 전압을 구하는 것이다. 제안한 IA의 동작 원리를 확인하기 위해 FLOTA를 설계하였고 상용 op-amp LF356을 사용하여 IA를 구현하였다. 시뮬레이션 결과 FLOTA를 사용한 전압-전류 특성은 ${\pm}3V$의 입력 선형 범위에서 0.1%의 선형오차와 2.1uA의 오프셋 전류를 갖고 있었다. IA는 1개의 저항기의 저항 값 변화로 -20dB~+60dB의 이득을 갖고 있으며, 60dB에 대한 -3dB 주파수는 10MHz이였다. 제안한 IA의 외부의 저항기의 정합이 필요 없고 다른 저항기로 오프셋을 조절할 수 있는 장점을 갖고 있다. 소비전력은 ${\pm}5V$ 공급전압에서 105mW이였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권4호
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• pp.318-330
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• 2013

This paper presents a high-linearity low-noise small-size programmable gain amplifier (PGA) based on a new low-noise low-distortion differential amplifier and a proposed reconfiguration technique. The proposed differential amplifier combines an inverter-based differential pair with an adaptive biasing circuit to reduce noise and distortion. The reconfiguration technique saves the chip size by half by utilizing the same differential pair for the input transconductance and load-stage, interchangeably. Fabricated in $0.18-{\mu}m$ CMOS, the proposed PGA shows a dB-linear control range of 21dB in 16 steps from -11 dB to 10 dB with a gain error of less than ${\pm}0.33$ dB, an IIP3 of 7.4~14.5 dBm, a P1dB of -7~1.2 dBm, a noise figure of 13dB, and a 3-dB bandwidth of 270MHz at the maximum gain, respectively. The PGA occupies a chip area of $0.04mm^2$ and consumes only 1.3 mA from the 1.8 V supply.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.521-522
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• 2008

This paper presents fully integrated low power consumption limiting amplifier. The proposed limiting amplifier is employed folded cascode structure with source degeneration output stage. This proposed structure demands few transconductance than conventional structure. It can be dramatically decrease current consumption. The total power consumption is only $96.5\;{\mu}W$ under a 1.8 V supply voltage in 9.5 dB limited gain condition. It was designed in using $0.18\;{\mu}m$ CMOS technology.

• JSTS:Journal of Semiconductor Technology and Science
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• 제10권4호
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• pp.309-315
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• 2010

A fully-differential low-voltage low-power electrocardiogram (ECG) amplifier by using the nonfeedback PMOS pseudo-resistors is proposed. It consists of two operational-transconductance amplifiers (OTA) in series (a preamplifier and a variable-gain amplifier). To make it insensitive to the gate leakage current of the OTA input transistor, the feedback pseudo-resistor of the conventional ECG amplifier is moved to input branch between the OP amp summing node and the DC reference voltage. Also, an OTA circuit with a Gm boosting block without reducing the output resistance (Ro) is proposed to maximize the OTA DC gain. The measurements shows the frequency bandwidth from 7 Hz to 480 Hz, the midband gain programmable from 48.7 dB to 59.5 dB, the total harmonic distortion (THD) less than 1.21% with a full voltage swing, and the power consumption of 233 nW in a 0.13 ${\mu}m$ CMOS process at the supply voltage of 0.7 V.

• 한국통신학회논문지
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• 제17권1호
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• pp.68-79
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• 1992

고속 아날로그 시스템,위성통신시스템, video signal processing 및 processing 및 optical fiber interface 회로등에서 높은 전자이동도로 인하여 고주파 툭성이 우수한 GaAs 연산 증폭기는 필수적인 구성 요소이다. 하지만, 낮은 전달컨덕턱스 및 low frequency dispersion등의 현상 때문에 높은 전압이득을 얻을 수 없다는 단점을 가지고 있다. 따라서 본 논문에서는 GaAs MESFETfmf 이용한 증폭기의 이득을 증가시키기 위한 기법을 비교분석하고 기존의 전류미러와 새로운 구성의 전류 미러를 설계하여 회로의 안정화를 꾀하였다. 높은 차동전압이득을 얻기 위하여 단일 증폭기의 bootstrap 이득증가기법을 이용하여 차종입력 회로를 구성하였으며, 회로의 안정도 및 우수한 주파수 특성을 얻기 위하여 common mode feedback을 사용하였다. Pspice를 통한 시뮬레이션 결과 설계된 회로의 이득이 18.6dB 향상되었고 안정도 및 주파수 특성면에서 우수함을 확인할 수 있었다.

• 대한전자공학회논문지
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• 제27권8호
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• pp.1260-1264
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• 1990

A voltage controlled CMOS operational transconductance amplifier (OTA), whose transconductance is directly proportional to the DC bias voltage, has been designed for many electronic circuit applications. It consists of a differential pair and three ourrent mirrors. The SPICE simulation shows that the conversion sensitivity of the OTA is 41.817 \ulcornerho/V and the linearity error is less than 0.402% over a bias voltage range from -2. OV to 1. OV. Electrically tunalble filters based on voltage controlled impedances, which are realized with OTA's, also have been designed. The SPICE simulation shows that a second-order bandpass filter, whose center frequency is 23KHz at -1. OV, has the conversion sensitivity 6.6KHz/V and the linearity error less than 0.822% over a voltage range from -2.OV tp 1.OV, Tne OTA has been laid out with the 3\ulcorner n-well CMOS design rule adopted in ISRC (inter-university semiconductor research center). The chip size was about $0.756x0.945mm^2$.