• 전자공학회논문지
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• 제54권7호
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• pp.21-28
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• 2017

FPGA 배치 툴 연구는 학계에서도 단순한 가상 아키텍처 모델 가정에서 벗어나 상용 툴처럼 캐리체인이나 광폭함수 멀티플렉서, 메모리/승산기 블록 등의 성능 및 밀도를 향상시키는 소자들을 포함하는 현실적인 모델을 적용하기 시작하였다. 이 때 발생하는 실제적 이슈들을 다룬 사전 패킹, 다층 밀도 분석 등의 기법이 초기 분석적 배치 (Analytic Placement)에 적용되어 밀도를 분산시키면서 배선 길이를 효과적으로 최소화한 연구가 앞서 발표된 바 있다. 더 나아가 궁극적으로는 타이밍을 최적화해야하기 때문에 많은 연구에서는 타이밍 제약 조건을 만족시키기 위한 기법들이 제시되고 있다. 그러나 초기 배치 후 진행되는 배치 적법화 및 배치 개선에서 주로 적용될 뿐 분석적 배치에서 이러한 타이밍 기법을 적용한 사례는 거의 없다. 본 논문에서는 사전 패킹 및 다층 밀도 분석 등의 기법이 구현된 기존 분석적 배치에 타이밍 제약 조건 위반을 검출하고 이를 최소화하는 기법을 결합하는 방안을 소개한다. 먼저 정적 타이밍 검증기를 집적하여 배선 길이가 최소화된 기존 배치 결과의 타이밍을 검사해 보았으며 위반을 감소시키기 위해 신호 도착 시간 (Arrival Time)을 최소화하는 함수를 분석적 배치의 목적 함수에 추가하였다. 이 때 각 클록마다 주기가 다를 수 있기 때문에 각 클록별로 함수를 따로 계산해 합산하는 방안이 제안되었다. 또한, 위반이 없는 클록 도메인의 신호 경로들도 불필요하게 단축될 수 있기 때문에 음수 슬랙 (Negative Slack)을 계산하여 이를 최소화하는 함수를 추가로 제안하여 비교하였다. 영역 분할 기법 (Partitioning)을 기반으로 배선 길이를 최소화하는 기존 배치 적법화를 그대로 사용한 후 타이밍 검증을 통해 초기 분석적 배치 단계에서 타이밍 개선 효과를 분석하였다. 배치 적법화 시 추가적인 타이밍 최적화 기법이 사용되지 않았기 때문에 타이밍 개선이 있다면 이것은 전적으로 분석적 배치의 목적 함수개선에 의한 효과이다. 12개 실용예제에 대해 실험한 결과, 목적 함수에 도착 시간 함수가 적용되었을 때 그렇지 않았을 때보다 최악 음수 슬랙 (Worst Negative Slack)이 평균 약 15% 정도 감소되었으며 음수 슬랙 함수가 적용되었을 때 이보다 약 6%정도 추가로 더 감소됨을 확인하였다.

• 한국정보과학회논문지:시스템및이론
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• 제33권1_2호
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• pp.92-104
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• 2006

본 논문에서 제안하는 기법은 기존의 첨단 배치기인 Kraftwerk (& KraftwerkNC)와 Mongrel을 개선 확장한 것으로써, 광역배치에서 셀 중첩을 효과적으로 해결하는 Mongrel의 ripple move 기법과 force directed 광역배치기인 KraftwerkNC의 강력한 성능을 결합한 것이다. 제안한 기법에서는 Mongrel의 ripple move를 최적화하기 위해 Kraftwerk에서 사용한 힘 분산(force spreading)기법을 이용한다. 셀 밀집을 개선시키고, 배선길이를 최적화하는 과정에서 타이밍을 위해 넷 제약조건들이 고려된다. 제안된 기법을 통해 얻은 실험 결과는 배선길이 뿐만 아니라 타이밍에서 향상된 결과를 보여준다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2007년도 가을 학술발표논문집 Vol.34 No.2 (C)
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• pp.375-379
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• 2007

고성능 VLSI 설계 시 배치 후를 포함한 전체적인 설계 과정이 완성되기 전까지는 물리적인 정확한 설계의 특성은 배치 단계에서는 알기 어렵다. 따라서 주어진 성능 (시간적 제약조건)을 만족하는, 즉, timing-driven placement (타이밍이 고려된 배치)는 1.0 미크론 이하의 초미세한 설계에서 중요하게 되었다. 타이밍을 고려한 배치는 초기 레이아웃 디자인 단계에서 타이밍 제약조건에 의해 디자인 반복을 줄인다. 하지만 대부분의 배치 단계의 디자인 모델은 배치단계에서 기하학적인 면을 고려하여 최대허용 지연시간 (Slack 이라고 부름)과 같은 물리적인 디자인 효과를 분석하기 어려운데 이것은 물리적으로 정확한 특성이 이 단계에서 알려지지 않기 때문에 당연한 결과이다. 본 논문에서는 기하적인 요소를 고려한 Slack의 재분배의 이점을 이용하여 허용 지연시간 처리의 혁신적인 방법을 제안한다. 제안된 접근법은 timing-closed 솔루션을 쉽게 찾는데 도움을 주고 이는 디자인을 반복하는 시간을 절약할 수 있게 한다.

• 대한전자공학회논문지SD
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• 제39권6호
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• pp.34-43
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• 2002

본 논문은 quadratic programming(QP) 기반의 표준셀 배치에 대하여 다룬다. 본 논문은 QP 기반의 배치에서 발생하는 셀겹침을 제거하고 균등한 배치를 얻기 위하여 새로운 모델의 부가 힘을 제안한다 부가 힘(additional force)이란, 셀 사이의 연결과는 관계없이 배치영역 내의 셀의 분포 밀도에 의해 받게되는 힘을 의미한다. 본 논문에서는 부가 힘을 가상 고정셀(dummy fixed cell)에 의해 발생되는 힘으로 모델화하여 그것을 이용한 개략배치 방법을 제안한다. 제안한 배치방법에 의한 최종 배치결과를 TimberWolf v7.0과 Itools vl.4와 비교하였다. 제안된 배치기는 시간지연을 고려하지 않은 경우, 배선거리에서 TimberWolf v7.0에 비하여 평균 7.5% 향상된 결과를 얻었다. 시간지연을 고려했을 경우, 배선거리에서 Timberwolf v7.0에 비하여 평균 5.0% 향상된 결과를 얻었다. 그리고 Itools vl.4에는 비교할만한 결과를 얻었다.

• 한국정보과학회논문지:시스템및이론
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• 제29권6호
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• pp.354-360
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• 2002

지연시간 계산은 지연시간을 고려한 배치 단계에서 백만 번 이상도 수행되므로 효과적이면서 간단해야 한다. 본 논문에서는 계산은 매우 빠르고 간단하지만 수 백%의 오차를 가질 수 있는 Elmore delay를 개선하기 위해 Elmore delay와 SPICE 결과의 비율을 보상값으로 이용하는 방법을 제안한다. 제안한 새로운 방법은 resistance shielding effects를 고려하여 실험적으로 지연시간을 보상하여 그 오차를 크게 줄이며, 계산 복잡도는 Elmore delay와 같은 정도로 간단하다. Elmore delay가 31.6 ~ 145.2% 오차를 갖는 RC 트리에 대하여 실험한 결과, 보상된 delay의 오차는 2.5 ~ 22.7%로 크게 줄었다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2005년도 추계학술발표대회 및 정기총회
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• pp.853-856
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• 2005

VLSI 설계에서 셀 배치단계는 칩의 성능에 영향을 미치는 중요한 단계로서, 셀 배치문제의 주요한 목적비용으로는 배선길이, 타이밍(timing) 그리고 배선밀집도 (routing congestion)가 있다. 기존 연구에서 배선길이를 줄이기 위한 많은 기법들이 소개되었으나 배선 밀집도를 추정하고 이를 어떻게 줄일 것인가에 대한 연구는 상대적으로 많이 되어있지 않다. 본 논문에서는 셀 배치후에, 주어진 배치를 바탕으로 배선밀집도를 예측하고 배선밀집도가 높은 지역을 국부적으로 해결하는 새로운 기법을 제안한다.