• Journal of Information Display
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• 제12권1호
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• pp.47-50
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• 2011

Highly stable amorphous indium.gallium.zinc-oxide (a-IGZO) thin-film transistors (TFTs) were fabricated with an etchstopper and via-hole structure. The TFTs exhibited 40 $cm^2$/V s field-effect mobility and a 0.21 V/dec gate voltage swing. Gate-bias stress induced a negligible threshold voltage shift (${\Delta}V_{th}$) at room temperature. The excellent stability is attribute to the via-hole and etch-stopper structure, in which, the source/drain metal contacts the active a-IGZO layer through two via holes (one on each side), resulting in minimized damage to the a-IGZO layer during the plasma etching of the source/drain metal. The comparison of the effects of the DC and AC stress on the performance of the TFTs at $60^{\circ}C$ showed that there was a smaller ${\Delta}V_{th}$ in the AC stress compared with the DC stress for the same effective stress time, indicating that the trappin of the carriers at the active layer-gate insulator interface was the dominant degradation mechanism.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2006년도 제37회 하계학술대회 논문집 C
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• pp.1303-1304
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• 2006

본 연구에서는 ICP-CVD (inductively coupled plasma chemical vapor deposition)를 이용해 미세결정 실리콘 (nanocrystalline silicon thin film transistor, ns-Si TFT) 초기 성장 단계에 발생하는 비정질의 Incubation layer를 줄이기 위한 실험을 수행하였다. ICP-CVD를 사용하여 증착한 Si-rich $SiN_x$ Seed layer 상의 미세절정 실리콘의 성막조건을 알아보고 특성을 평가하였다. 미세결정 실리콘 박막은 Raman Spectroscopy를 이용해 분석하였다. 미세결정 실리콘의 초기 성장 단계에 발생하는 비정질 Incubation layer를 줄이기 위하여 Si-rich $SiN_x$를 Seed layer로 사용하는 것이 효과적임을 확인하였다. 또한 Si-rich $SiN_x$ 위에서의 미세결정 실리콘 표면 형태와 Seed 성장 기회의 관계를 알아보았다. 높은 전압의 수소 플라즈마 처리는 Seed 성장 기회를 늘이고, 박막의 결정화도를 높임을 확인하였다. 얇은 Incubation layer를 가지는 35nm 이하 두께의 미세결정 실리콘이 성공적으로 증착되었다. 본 연구 결과는 bottom 게이트 방식 박막 트랜지스터에 증착되는 미세결정 실리콘의 전기적 특성 향상에 유용할 것으로 판단된다.

• Transactions on Electrical and Electronic Materials
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• 제17권1호
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• pp.46-49
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• 2016

A thin film transistor (TFT) has been fabricated using the amorphous 0.5 wt% Si doped zinc-tin-oxide (a-0.5 SZTO) with different electrodes made of either aluminium (Al) or titanium/aluminium(Ti/Al). Contact resistance and total channel resistance of a-0.5SZTO TFTs have been investigated and compared using the transmission line method (TLM). We measured the total resistance of 1.0×10² Ω/cm using Ti/Al electrodes. This result is due to Ti, which is a material known for its adhesion layer. We found that the Ti/Al electrode showed better contact characteristics between the channel and electrodes compared with that made of Al only. The former showed a less contact and total resistance. We achieved high performance of the TFTs characteristic, such as Vth of 2.6 V, field effect mobility of 20.1 cm² V⁻¹s⁻¹, S.S of 0.9 Vdecade⁻¹, and on/off current ratio of 9.7×10⁶ A. It was demonstrated that the Ti/Al electrodes improved performance of TFTs due to enhanced contact resistance.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2009년도 추계학술대회 논문집
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• pp.158-158
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• 2009

This paper focuses on improving organic thin film transistor (OTFT) characteristics by controlling the self-organization of pentacene molecules with an alignable high-dielectric-constant film. The process, based on the growth of pentacene film through high-vacuum sublimation, is a method of self-organization using ion-beam (IB) bombardment of the $HfO_2/Al_2O_3$ surface used as the gate dielectric layer. X-ray photoelectron spectroscopy indicates that the IB raises the rate of the structural anisotropy of the $HfO_2/Al_2O_3$film, and X-ray diffraction patterns show the possibility of increasing the anisotropy to create the self-organization of pentacene molecules in the first polarized monolayer. An effective mobility of $2.3{\times}10^{-3}cm^2V^{-1}s^{-1}$ was achieved, which is significantly different from that of pentacene films that are not aligned. The proposed OTFT devices with an ultrathin $HfO_2$ structure as the gate dielectric layer were operated at a gate voltage lower than 5 V.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2016년도 제50회 동계 정기학술대회 초록집
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• pp.279.1-279.1
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• 2016

박막 트랜지스터 (thin film transistor, TFT)는 고밀도, 대면적화로 높은 전자의 이동도가 요구되면서, 비정질 실리콘 (a-Si)에서 다결정 실리콘 (poly-Si) TFT 로 연구되었다. 이에 따라 비정질 실리콘에서 결정질 실리콘으로의 상변화에 대한 결정화 연구가 활발히 진행되었다. 또한, 박막 태양전지 분야에서도 유리기판 위에 비정질 층을 증착한 후에 열처리를 통해 상변화하는 고상 결정화 (solid-phase crystallization, SPC) 기술을 적용하여, CSG (thin-film crystalline silicon on glass) 태양전지를 보고하였다. 이러한 비정질 실리콘 층의 결정화 기술을 결정질 실리콘 태양전지 에미터 형성 공정에 적용하고자 한다. 이 때, 플라즈마화학증착 (Plasma-enhanced chemical vapor deposition, PECVD) 장비로 증착된 비정질 실리콘 층의 열처리를 통한 결정화 정도가 중요한 요소이다. 따라서, 비정질 실리콘 층의 결정화에 영향을 주는 인자에 대해 연구하였다. 비정질 실리콘 증착 조건(H2 가스 비율, 도펀트 유무), 실리콘 기판의 결정방향, 열처리 온도에 따른 결정화 정도를 엘립소미터(elipsometer), 투과전자현미경 (transmission electron microscope, TEM), 적외선 분광기 (Fourier Transform Infrared, FT-IR) 측정을 통하여 비교 하였다. 이를 기반으로 결정화 온도에 따른 비정질 실리콘의 결정화를 위한 활성화 에너지를 계산하였다. 비정질 실리콘 증착 조건 보다 기판의 결정방향이 결정화 정도에 크게 영향을 미치는 것으로 확인하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2006년도 제37회 하계학술대회 논문집 C
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• pp.1295-1296
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• 2006

수소화된 비정질 실리콘 박막 트랜지스터(a-Si:H TFT)의 이력 현상이 능동형 유기 발광 다이오드(Active-Matrix Organic Light Emitting Diode) 디스플레이 패널을 구동할 경우에, 발생할 수 있는 잔상(Residual Image) 문제를 단위 소자 및 회로에서 실험을 통하여 규명하였다. 게이트 시작 전압을 바꾸어 VGS-ID 특성을 측정할 경우, 게이트 시작 전압이 5V에서 시작한 VGS-ID 곡선이 10V에서 시작한 VGS-ID 곡선에 비해 왼쪽으로 0.15V 이동하였다. 이러한 결과는 게이트 시작 전압의 차이에 의해 발생한 트랩된 전하량(Trapped Charge) 변화로 설명할 수 있다. 또한, 인가하는 게이트 전압 간격을 0.5V에서 0.05V로 감소시켰을 때 전하 디트래핑 비율의 변화(Charge De-trapping Rate)로 인하여, 이력 현상(Hysteresis Phenomenon)으로 인한 단위 소자에서의 문턱전압의 변화가 0.78V에서 0.39V로 감소함을 관찰하였다. 제작된 2-TFT 1-Capacitor의 ANGLED 화소에서 (n-1)번째 프레임에서의 OLED 전류가 (n)번째 프레임에서의 OLED 전류에 35%의 전류오차를 발생시키는 것을 측정 및 분석하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 추계학술대회
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• pp.769-772
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• 2014

비정질 InGaZnO 박막트랜지스터의 Gate Overlap 길이에 따른 NBS(Negative Bias Stress) 및 hot carrier 스트레스 후 시간별 문턱전압의 변화에 의한 소자신뢰도를 분석하였다. 측정에 사용된 소자는 비정질 InGaZnO TFT이며 채널 폭 $W=104{\mu}m$, 게이트 길이 $L=10{\mu}m$이며 Gate Overlap 길이는 $0,1,2,3{\mu}m$를 사용하였다. 소자 신뢰도는 전류-전압을 측정하여 분석하였다. 측정 결과, hot carrier 스트레스 후 Gate Overlap 길이가 증가할수록 문턱전압의 변화가 증가하였다. 또한, NBS 후에는 Gate Overlap 길이가 증가할수록 문턱전압의 변화가 감소하였고 장시간 스트레스 후에 hump가 발생하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.170-170
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• 2012

최근 주목받고 있는 amorphous InGaZnO (a-IGZO) thin film transistors (TFTs)는 수소가 첨가된 비정질 실리콘 TFT (a-Si;H)에 비해 비정질 상태에서도 높은 이동도와 뛰어난 전기적, 광학적 특성에 의해 큰 주목을 받고 있다. 또한 넓은 밴드갭에 의해 가시광 영역에서 투명한 특성을 보이고, 플라스틱 기판 위에서 구부러지는 성질에 의해 플랫 패널 디스플레이나 능동 유기 발광 소자 (AM-OLED), 투명 디스플레이에 응용되고 있다. 하지만, 실제 디스플레이가 동작하는 동안 스위칭 TFT는 백라이트 또는 외부에서 들어오는 빛에 지속적으로 노출되게 되고, 이 빛에 의해서 TFT 소자의 신뢰성에 악영향을 끼친다. 또한, 디스플레이가 장시간 동안 동작 하면 내부 온도가 상승하게 되고 이에 따른 온도에 의한 신뢰성 문제도 동시에 고려되어야 한다. 특히, 실제 AM-LCD에서 스위칭 TFT는 양의 게이트 전압보다 음의 게이트 전압에 의해서 약 500 배 가량 더 긴 시간의 스트레스를 받기 때문에 음의 게이트 전압에 대한 신뢰성 평가는 대단히 중요한 이슈이다. 스트레스에 의한 문턱 전압의 변화는 게이트 절연막과 반도체 채널 사이의 계면 또는 게이트 절연막의 벌크 트랩에 의한 것으로 게이트 절연막의 선택에 따라서 신뢰성을 효과적으로 개선시킬 수 있다. 본 연구에서는 적층된 $Si_3N_4/SiO_2$ (NO 구조) 이중층 구조를 게이트 절연막으로 사용하고, 완충층의 역할을 하는 $SiO_2$막의 두께에 따른 소자의 전기적 특성 및 신뢰성을 평가하였다. a-IGZO TFT 소자의 전기적 특성과 신뢰성 평가를 위하여 간단한 구조의 pseudo-MOS field effect transistor (${\Psi}$-MOSFET) 방법을 이용하였다. 제작된 소자의 최적화된 $SiO_2$ 완충층의 두께는 20 nm이고 $12.3cm^2/V{\cdot}s$의 유효 전계 이동도, 148 mV/dec의 subthreshold swing, $4.52{\times}10^{11}cm^{-2}$의 계면 트랩, negative bias illumination stress에서 1.23 V의 문턱 전압 변화율, negative bias temperature illumination stress에서 2.06 V의 문턱 전압 변화율을 보여 뛰어난 전기적, 신뢰성 특성을 확인하였다.

• 센서학회지
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• 제33권1호
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• pp.56-61
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• 2024

The quality of the display can be managed by effectively managing the temperature generated by the panel during use. Conventional display panels rely on an external reference resistor for temperature monitoring. However, this approach is easily affected by external factors such as temperature variations from the driving circuit and chips. These variations reduce reliability, causing complicated mounting owing to the external chip, and cannot monitor the individual pixel temperatures. However, this issue can be simply and efficiently addressed by integrating temperature sensors during the display panel manufacturing process. In this study, we fabricated and analyzed a temperature sensor integrated into an a-IGZO (amorphous indium-gallium-zinc-oxide) TFT array that was to precisely monitor temperature and prevent the deterioration of OLED display pixels. The temperature sensor was positioned on top of the oxide TFT. Simultaneously, it worked as a light shield layer, contributing to the reliability of the oxide. The characteristics of the array with integrated temperature sensors were measured and analyzed while adjusting the temperature in real-time. By integrating a temperature sensor into the TFT array, monitoring the temperature of the display became easier and more accurate. This study could contribute to managing the lifetime of the display.

• 한국신재생에너지학회:학술대회논문집
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• 한국신재생에너지학회 2011년도 춘계학술대회 초록집
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• pp.113.1-113.1
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• 2011

PEMS (printed electro-mechanical system) is fabricated by means of various printing technologies. Passive and active compo-nents in 2D or 3D such as conducting lines, resistors, capacitors, inductors and TFT(Thin Film Transistor), which are printed withfunctional materials, can be classified in this category. And the issue of PEMS is applied to a R2R process in the manu-facturing process. In many electro-devices, the vacuum process is used as the manufacturing process. However, the vacuum process has a problem, it is difficult to apply to a continuous process such as a R2R(roll to roll) printing process. In this paper, we propose an ESD (electro static deposition) printing process has been used to apply an organic solar cell of thin film forming. ESD is a method of liquid atomization by electrical forces, an electrostatic atomizer sprays micro-drops from the solution injected into the capillary with electrostatic force generated by electric potential of about several tens kV. ESD method is usable in the thin film coating process of organic materials and continuous process as a R2R manufacturing process. Therefore, we experiment the thin films forming of PEDOT:PSS layer and active layer which consist of the P3HT:PCBM. The organic solar cell based on a P3HT/PCBM active layer and a PEDOT:PSS electron blocking layer prepared from ESD method shows solar-to-electrical conversion efficiency of 1.42% at AM 1.5G 1sun light illumination, while 1.86% efficiency is observed when the ESD deposition of P3HT/PCBM is performed on a spin-coated PEDOT:PSS layer.