• 인터넷정보학회논문지
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• 제10권1호
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• pp.1-9
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• 2009

본 논문에서는 MB-OFDM 시스템에서 사용되는 RS(23,17)부호의 복호기에 사용될 수 있는 PS-DCME(Pipeline Structured-Degree Computationless Modified Euclidean) 알고리즘을 제안한다. 제안된 PS-DCME 알고리즘은 다항식의 차수 계산과 차수 비교를 하지 않고 상태(state) 변화만을 이용하여 ME 알고리즘을 수행하기 때문에, 복호기의 하드웨어 복잡도를 줄일 수 있으며, 고속의 RS(Reed-Solomon) 복호기를 구현할 수 있다. Verilog HDL을 사용하여 알고리즘을 구현하였고, 삼성 65nm library를 이용하여 합성한 결과, 400MHz(2.5nsec)에서 timing closure되었기 때문에, 실제 ASIC을 제작했을 경우에 250MHz정도까지는 동작이 보장된다고 볼 수 있으며, gate count는 19,827이다.

• 한국정보통신학회논문지
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• 제16권12호
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• pp.2725-2730
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• 2012

본 논문에서는 H.264/AVC 인코더의 성능 향상을 위해 다중 참조 프레임 기법과 묵시적 가중 예측 기법을 이용하고 낮은 외부 메모리 접근율을 위해 이전 참조 프레임 데이터를 재사용하는 인터 예측기 하드웨어 구조를 제안한다. 참조 소프트웨어JM16.0과 비교하여 참조 프레임 접근율이 약 24%만큼 감소하고 참조 영역 메모리가 약 46%만큼 감소하였다. 통합 구조는 Verilog HDL로 설계되고 Magnachip 0.18um공정으로 합성한 결과 게이트 수는 약 2,061k 이고 91Mhz로 동작한다.

• 한국정보통신학회논문지
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• 제7권3호
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• pp.384-389
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• 2003

새로운 two-step SOVA 복호기 구조가 제안된다. Trace-back단의 survivor memory에 dual-port RAM 개념이 적용되어, 기존 two-step SOVA 방식에 비해서 복호 지연의 현격한 감소가 가능해진다. Path metric 차이의 절대값이 ACS단 내부에서 계산됨으로써, 기존 two-step SOVA 방식에 비해 시스템의 복잡성이 크게 줄어든다. 제안된 SOVA 복호기 구조는 verilog HDL로 기술되어 동작 시뮬레이션을 거쳐 구조의 타당성이 검증되었으며, FPGA로 구현되었다. 구현된 SOVA복호기는 종래의 비터비 복호기에 가까운 데이터 처리율을 보여주었으며, 구현에 사용된 FPGA 소자 자원은 종래의 비터비 복호기의 약 1.5배 정도이다.

• 대한전자공학회논문지SP
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• 제46권4호
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• pp.157-164
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• 2009

이 논문에서는 OFDM시스템에서 가장 큰 칩 면적을 차지하고 높은 전력을 요구하는 핵심 연산 블록인 FFT에 대하여 파이프라인 Radix-4 MDC 방식의 저면적 구조를 제안하였다. 나비연산기에서 Twiddle factor 복소 곱셈연산을 수행할 때, 기존의 곱셈기를 사용하지 않고 CSD형 계수의 공통패턴을 공유하여 덧셈의 수를 줄일 수 있는 Common sub-expression sharing 방식과 CORDIC 알고리즘을 사용하여 구현 면적을 감소시켰다. 제안구조는 Verilog-HDL을 통해 모델링하고 Synopsys로 논리합성한 결과 기존구조와 비교하여 복소곱셈부는 48.2%감소효과, 전체 FFT구조는 22.1%의 면적 감소효과를 달성하였다. 따라서 제안된 FFT구조는 다양한 크기의 FFT를 사용하는 OFDM용 시스템에 효율적으로 사용될 수 있는 구조임을 보였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 추계학술대회
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• pp.430-432
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• 2015

80/128-비트의 마스터키를 지원하는 초경량 블록암호 PRESENT-80/128의 하드웨어 구현에 대해 기술한다. PRESENT 알고리듬은 SPN (substitution and permutation network)을 기반으로 하며 31번의 라운드 변환을 갖는다. 64-비트 데이터 패스를 갖는 단일 라운드 변환 회로를 이용하여 31번의 라운드가 반복처리 되도록 하였으며, 암호화/복호화 회로가 공유되도록 설계하였다. Verilog HDL로 설계된 PRESENT 프로세서를 Virtex5 XC5VSX-95T FPGA로 구현하여 정상 동작함을 확인하였다. 최대 275 Mhz 클록으로 동작하여 550 Mbps의 성능을 갖는 것으로 예측되었다.

• 대한전자공학회논문지SD
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• 제47권5호
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• pp.24-30
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• 2010

본 논문에서는 H.264/AVC에서 압축 성능을 높이기 위해 사용된 기법중 하나인 인트라 예측에 대해 기술하고 인트라 예측 모드 연산을 효율적으로 수행하기 위한 인트라 예측기의 구조를 제안한다. 제안하는 인트라 예측기는 공통 연산기, 전처리 연산기, 인트라 예측 컨트롤러, 내부 메모리, 레지스터 컨트롤러로 구성된다. 공통 연산기와 전처리 연산기를 사용하여 연산량을 줄이고, 내부 메모리와 레지스터를 사용하여 외부 메모리와의 접근을 최소화 하였다. 제안한 인트라 예측기는 Verilog-HDL을 이용하여 설계하였으며, YUV 파일을 부호화 한 테스트 벡터를 이용하여 검증하였다. 설계된 인트라 예측기는 주로 핸드폰과 같은 휴대용 단말기에 사용하는 베이스라인 프로파일에 속하며 영상크기는 $176{\times}144$ 픽셀이다. 제안한 인트라 예측기의 예측 수행 사이클의 비교 분석 결과 기존에 비해 평균 약 60%의 향상된 결과를 얻었다.

• 전기전자학회논문지
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• 제24권3호
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• pp.783-790
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• 2020

본 논문에서는 실내 보안 응용을 위한 사람 감지 레이다 시스템을 제안하고, 이의 FPGA 기반 설계 및 구현 결과를 제시하였다. 연산의 복잡도와 메모리 요구량을 최소화하기 위해 스펙트로그램의 상측 절반만 특징점 추출에 사용하였으며, 복잡한 연산이 필요한 특징점 추출기법을 배제하고, 분류 성능과 연산 복잡도를 고려한 효율적인 특징점 추출기법이 제안되었다. 또한, 전체 스펙트로그램에 대한 저장이 불필요한 파이프라인 구조로 설계하여 메모리 요구량을 최소화하였다. 제안된 시스템의 분류 학습을 위해 사람, 개, 로봇 청소기에 대한 실험이 수행되었고, 96.2%의 정확도 성능을 확인하였다. 제안된 시스템은 Verilog-HDL을 이용하여 구현되었으며, 1140개의 logic과 6.5 Kb의 메모리를 사용하는 저면적 설계가 가능함을 확인하였다.

• 대한전자공학회논문지SD
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• 제37권9호
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• pp.47-54
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• 2000

713p 비동기 로직 회로 설계를 위한 라이브러리와 heterogeneous 시스템을 위한 인터페이스 회로를 0.25um CMOS 기술을 사용하여 설계하였다. 그리고 heterogeneous 시스템에는 1.6GHz로 동작을 하는 고속 비동기 FIFO 회로를 사용하였다. 또한 Tip-down ASIC 설계를 지원하기 위하여 비동기 기본 셀 레이아웃과 Verilog 모델들을 설계하였다. 본 논문에서는 클럭 skew에 관하여 병목현상을 줄일 수 있는 방법을 제사하였으며 클럭 제어 회로를 사용하여 동기식 회로에서 자주 발생하는 에러를 줄을 수 가 있다. 이와 같이 클럭 제어 회로와 FIFO (First-In First-Out)를 사용하여 다른 주파수로 동작하는 두개의 모듈간의 고속의 데이터 전송을 가능하게 하였으며, 32비트 인터페이스 칩의 코어 사이즈는 $1.1mm{\times}1.1mm$이다.

• 한국정보통신학회논문지
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• 제18권10호
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• pp.2443-2450
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• 2014

깊이 영상을 이용한 동작 인식 시스템에서는 효율적인 알고리즘 적용을 위하여 깊이 영상을 3차원 점군 데이터로 구성되는 실제 공간으로 변환하여 알고리즘을 적용한 후 투영공간으로 변환하여 출력한다. 하지만 변환 과정 중 반올림 오차와 적용되는 알고리즘에 의한 데이터 손실이 발생하게 된다. 본 논문에서는 3차원 점군 데이터에서 깊이 영상으로의 변환 시 반올림 오차와 영상의 크기 변화에 따른 데이터 손실이 발생하지 않는 효율적인 방법과 이를 하드웨어로 구현 하는 방법을 제안 하였다. 최종적으로 제안된 알고리즘은 OpenCV와 Window 프로그램을 사용하여 소프트웨어적으로 알고리즘을 검증하였고, Kinect를 사용하여 실시간으로 성능을 테스트하였다. 또한, Verilog-HDL을 사용하여 하드웨어 시스템을 설계하고, Xilinx Zynq-7000 FPGA 보드에 탑재하여 검증하였다.

• 한국멀티미디어학회:학술대회논문집
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• 한국멀티미디어학회 2001년도 추계학술발표논문집
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• pp.30-34
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• 2001

본 논문에서는 근거리에 놓여있는 노트북, 휴대폰, PDA, 혜드셋 등 각종 이동 가능한 장치들을 하나의 무선네트워크로 연결할 수 있는 블루투스의 베이스밴드 시스템 프로토콜 기능을 분석하고 설계하였다. 즉, 전체적인 논리 기능구조를 설계한 후 하드웨어로 구현될 패킷생성 블록, HEC와 CRC 기능블륵, Whitening/Dewhitening 기능블록, FEC 기능블록, 입출력 블록(TX, RX 루틴), 클럭 생성 기능블록, 주파수 선별 기능블록, 오디오 기능블록 그리고, 패킷 제어 블록들의 처리절차를 Verilog HDL 코드로 설계 및 검증하였다.