• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -1
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• pp.646-649
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• 2002

In this paper, a low-voltage CMOS squarer and a four-quadrant analog multiplier are presented. It is based on a source-coupled pair and a scaled-floating voltage generator which are modified to work as a voltage squaring and a sum/difference circuits. The proposed squarer/multiplier have been simulated with HSPICE, where -3㏈ bandwidth of 10MHz is achieved. The power consumption is about 0.6㎽, from a ${\pm}$1.5V supply, and the total harmonic distortion is less than 0.7%, with a 1.2V peak-to-peak 1MHz input signal.

• 한국전자통신학회논문지
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• 제15권3호
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• pp.479-486
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• 2020

이 논문에서는 아날로그 전류모드 인공지능 프로세서에서 핵심 디바이스 중에 하나인 아날로그 전류 모드 곱셈기 회로의 선형성과 동적범위 향상을 위한 설계 기법을 소개한다. 제안하는 회로는 4 quadrant Translinear loop를 NMOS 트랜지스터만으로 구성하여, 트랜지스터의 물리적 Mismatch를 최소화하는 설계로 0.35㎛ CMOS 공정에서 117㎛ × 109㎛로 구현가능하였으며, 최대 전고조파왜율 0.3% 의 선형성을 확보할 수 있었다. 제안한 아날로그 전류모드 곱셈기는 전류모드 인공지능 프로세서의 핵심 회로로 유용할 것으로 기대된다.

• 대한전자공학회논문지SD
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• 제45권1호
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• pp.37-42
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• 2008

본 논문에서는 곱셈기나 필터 등에서 연산을 위해 부분곱을 더할 때 더해질 변수를 그룹화하여 연산기를 설계하는 방법을 제시한다. 제안한 그룹화 알고리즘을 사용하면 기존의 full adder cell이 간단한 로직회로로 대치되고 이에 따라 면적, 전력소모, 속도면에서 효율적인 디자인이 가능하다. 제안한 방법을 7bit, 8bit 제곱기 및 FIR 필터에 사용되는 precomputer 블록에 적용한 결과 기존의 방법 보다 면적, 전력소모, 속도에서 각각 {22.1%, 20.1%, 14%}, {24.7%, 24.4%, 6.7%}, {63.6%, 34.4%, 9.8%} 의 이득 있음을 보인다.

• 대한전자공학회논문지SD
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• 제44권8호
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• pp.30-37
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• 2007

유한체 $GF(2^m)$에서의 다항식의 지수승 연산은 암호학(Cryptography), DSP(digital signal processing), 에러 정정 코드에서 기본적인 연산으로 사용되어진다. 기존의 방법들은 지수승 연산을 병렬처리가 가능한 Right-to-Left 이진 방법으로 구성하여 연산시간을 줄이는 방법을 사용하였다. 본 논문에서는 기존의 다항식 기저에서 Right-to-Left 이진 방법으로 구성되었던 다항식의 지수승기를 약한 쌍대 기저 기반에서 삼항 기약다항식을 이용한 Left-to-Right 이진 형태로 구성한다. 제안하는 방법은 Left-to-Right는 고정된 다항식을 곱한다는 점에 착안, 사전계산을 이용하여 연산량을 감소시킨다. 본 논문에서 제안하는 방법은 제곱기(squarer)와 곱셈기(multiplier)를 모두 수행하는 시간이 기존 지수승기의 곱셈기의 연산 시간보다 같거나 작아 Left-to-Right 형태와 Right-to-Left 형태의 기존 지수승기보다 각각 기약 다항식이 $x^m+x+1$의 경우 약 17%, 10%, $x^m+x^k+1(1의 경우 약 21%, 9%, $x^m+x^{m/2}+1$의 경우 15%, 1%의 시간이 단축된다.

• 한국정보과학회논문지:시스템및이론
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• 제31권1_2호
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• pp.1-9
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• 2004

현대 통신 분야에서 많이 응용되고 있는 유한 필드상의 중요한 연산은 지수승과 나눗셈, 역원 둥이 있다. 유한 필드에서 지수 연산은 이진 방법을 이용하여 곱셈과 제곱을 반복함으로서 구현될 수 있고, 나눗셈이나 역원 연산은 A$B^2$ 연산을 반복함으로서 구현될 수 있다. 그래서 이러한 연산들을 위한 빠른 알고리즘과 효율적인 하드웨언 구조 개발이 중요하다. 본 논문에서는 차수가 m인 기약 AOP에 의해 생성되는 $GF(2^m)$상의 제곱과 곱셈을 동시에 할 수 있는 새로운 구조의 비트-시리얼 제곱/곱셈기와 $AB^2$ -곱셈기를 구현하였다. 제안된 연산기들은 지수기와 나눗셈 및 역원기의 핵심 회로로 사용될 수 있으며 기존의 연산기들과 비교하여 보다 작은 하드웨어 복잡도를 가진다. 그리고 제안된 구조는 정규성과 모듈성을 가지기 때문에 VLSI 칩과 같은 하드웨어로 쉽게 구현함으로써 IC 카드에 이용될 수 있다.