• 마이크로전자및패키징학회지
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• 제23권3호
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• pp.63-67
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• 2016

본 논문에서는 폴리머 기반의 유연 기판 위 적층 된 다양한 필름의 굽힘 탄성계수의 간접 측정법을 소개한다. 패키징 기판의 다양한 적층 재료들의 탄성계수는 기계적으로 신뢰성 있는 전자기기 개발에 결정적이지만, 기판과 매우 견고히 접합하고 있는 적층 필름을 온전히 떼어 내어 자유지지형(free-standing) 시편을 만들기 어렵기 때문에 그 측정이 쉽지 않다. 이를 해결하기 위해 본 연구에서는 필름-기판의 복합체 시편에 대한 3점 굽힘을 진행하였고 시편 단면에 면적 변환법(area transformation rule)을 적용한 응력 해석을 수행하였다. 탄성계수를 알고 있는 기판에 대하여, 굽힘 시험으로 얻은 다층 시편의 강성으로부터 필름과 기판의 탄성계수 비를 계산하였으며, 전기 도금 구리 시편을 이용하여 양면 적층, 단면 적층의 두 가지 해석 모델이 실험 평가되었다. 또한 주요 절연체 적층 재료인 prepreg (PPG)와 dry film solder resist (DF SR)의 굽힘 탄성계수가 양면 적층 시편 형태로 측정 되었다. 결과로써 구리 110.3 GPa, PPG 22.3 GPa, DF SR 5.0 GPa이 낮은 측정 편차로 측정 됨으로써 본 측정법의 정밀도와 범용성을 검증하였다.

• 마이크로전자및패키징학회지
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• 제21권3호
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• pp.43-50
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• 2014

전자 제품의 경박 단소화 및 고집적화가 이루어 지면서 실리콘 집과 인쇄회로기판의 인터커넥션의 고신뢰도가 요구되고 있다. 본 연구는 Sn-4.0wt%Ag-0.5wt%Cu (SAC405) 솔더와 다양한 무전해 Ni-P 도금 두께에서의 high speed shear 에너지 및 파괴 모드를 연구하였다. 파괴 모드 분석을 위하여 집속이온빔(FIB) 분석이 이용되었다. 질산 기상 처리하지 않은 $1{\mu}m$ Ni-P 시편에서 낮은 shear 에너지가 나왔으며, 이는 솔더레지스트 선단에서 파단의 원인을 제공하는 것이 확인되었다. 질산 기상 처리한 시편에서 무전해 Ni-P 도금 두께가 커질수록 취성 파괴 모드는 감소한다. 또 Ni-P 도금 두께와 표면 거칠기(Ra)는 반비례 관계를 가진다. 이는 Ni-P 도금의 표면 거칠기를 낮추면 SAC405 솔더 조인트의 신뢰도를 향상시킨다는 사실을 나타낸다.

• 마이크로전자및패키징학회지
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• 제19권3호
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• pp.57-62
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• 2012

본 논문에서는 FCCSP용 기판의 휨에 미치는 설계인자와 두께편차의 영향도를 분석하고 최적설계조건을 도출하기 위해 유한요소법에 의한 수치해석을 사용하였고 다구찌법에 의한 파라메타설계와 분산분석을 수행하였다. 해석 결과에 의하면 휨에 미치는 영향은 코어재료가 가장 크고 층별 두께(솔더레지스트, 프리프레그, 회로층)의 영향도는 낮은 것으로 분석되었다. 이때 솔더 레지스트와 프리프레그의 두께는 감소할수록 기판 휨은 감소하지만 회로층의 두께는 증가할수록 기판 휨이 감소하였다. 또한, 기판 휨에 대한 두께편차의 영향도 분석결과에 의하면 두께편차의 조합에 따라 기판휨은 최대 40%까지 증가하였다. 이것은 비록 개별 층의 두께편차가 기판품질 수준에 부합하더라도 두께편차 조합조건에 따라 기판 휨이 크게 달라질 수 있다는 것을 의미한다. 따라서, 제조공정에서 기판 휨을 줄이기 위해서 기판두께편차는 최적화되고 정밀하게 제어되어야 한다.

• 마이크로전자및패키징학회지
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• 제27권3호
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• pp.61-67
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• 2020

본 논문에서는 FEM(유한요소) 기법을 사용하여 칩이 실장되는 않은 substrate와 칩이 실장된 substrate의 warpage를 해석하여 칩의 실장이 warpage에 미치는 영향을 비교·분석하였다. 또한, warpage를 감소시키기 위한 substrate의 층별 두께의 영향도 분석과 층별 두께 조건을 다구찌법에 의한 신호 대 잡음 비로 분석하였다. 해석 결과에 의하면 칩이 실장되면 substrate의 warpage는 패턴의 방향이 변할 수 있고, 칩이 실장되면서 패키지의 강성도(stiffness)가 증가하고, 패키지 상·하의 열팽창계수의 차이가 작아지면서 warpage는 감소하였다. 또한, 칩이 실장되지 않은 substrate를 대상으로 설계 파라메타의 영향도 분석 결과에 의하면 warpage를 감소시키기 위해서는 회로층 중에서 내층인 Cu1과 Cu4를 중점 관리하고, 다음으로 바닥면의 solder resist 층의 두께와 Cu1과 Cu2 사이의 프리프레그 층의 두께를 관리해야 한다.

• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2004년도 Asia Display / IMID 04
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• pp.188-190
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• 2004

As an effort to reduce cost and lead-time and to increase flexibility and responsiveness, manufacturers are using digital printing in numerous process steps. Typically, these processes require the precise dispensing of various fluids. Piezo ink jet printheads are proving to be reliable tools for depositing active materials such as light emitting polymers (LEP) for mobile phone displays and color filter inks for liquid crystal displays. Ink jets are also being used to provide uniform coatings of polyimide alignment layers and spacers for LCDs. Success with legend printing on PCBs using ink jets has encouraged the design of equipment for directly printing both etch resist and solder mask for PCBs. Development of printers for passive components such as capacitors and resistors is underway. This paper will present the attributes of an ink jet printhead designed to a precision deposition tool and discuss how it is being used to digitally print electronic and flat panel display components. Status of commercialization of digital printing will be discussed along with issues to be resolved before wide adoption takes place.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.431-432
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• 2012

In the era of 20 nm scaled semiconductor volume manufacturing, Microelectronics Manufacturing Engineering Education is presented in this paper. The purpose of microelectronic engineering education is to educate engineers to work in the semiconductor industry; it is therefore should be considered even before than technology development. Three Microelectronics Manufacturing Engineering related courses are introduced, and how undergraduate students acquired hands-on experience on Microelectronics fabrication and manufacturing. Conventionally employed wire bonding was recognized as not only an additional parasitic source in high-frequency mobile applications due to the increased inductance caused from the wiring loop, but also a huddle for minimizing IC packaging footprint. To alleviate the concerns, chip bumping technologies such as flip chip bumping and pillar bumping have been suggested as promising chip assembly methods to provide high-density interconnects and lower signal propagation delay [1,2]. Aluminum as metal interconnecting material over the decades in integrated circuits (ICs) manufacturing has been rapidly replaced with copper in majority IC products. A single copper metal layer with various test patterns of lines and vias and $400{\mu}m$ by $400{\mu}m$ interconnected pads are formed. Mask M1 allows metal interconnection patterns on 4" wafers with AZ1512 positive tone photoresist, and Cu/TiN/Ti layers are wet etched in two steps. We employed WPR, a thick patternable negative photoresist, manufactured by JSR Corp., which is specifically developed as dielectric material for multi- chip packaging (MCP) and package-on-package (PoP). Spin-coating at 1,000 rpm, i-line UV exposure, and 1 hour curing at $110^{\circ}C$ allows about $25{\mu}m$ thick passivation layer before performing wafer level soldering. Conventional Si3N4 passivation between Cu and WPR layer using plasma CVD can be an optional. To practice the board level flip chip assembly, individual students draw their own fan-outs of 40 rectangle pads using Eagle CAD, a free PCB artwork EDA. Individuals then transfer the test circuitry on a blank CCFL board followed by Cu etching and solder mask processes. Negative dry film resist (DFR), Accimage$^{(R)}$, manufactured by Kolon Industries, Inc., was used for solder resist for ball grid array (BGA). We demonstrated how Microelectronics Manufacturing Engineering education has been performed by presenting brief intermediate by-product from undergraduate and graduate students. Microelectronics Manufacturing Engineering, once again, is to educating engineers to actively work in the area of semiconductor manufacturing. Through one semester senior level hands-on laboratory course, participating students will have clearer understanding on microelectronics manufacturing and realized the importance of manufacturing yield in practice.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2008년도 추계학술대회 논문집 Vol.21
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• pp.421-421
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• 2008

Generally, the polymer thick-film resistors for embedded organic or hybrid substrate are patterned by screen printing so that the accuracy of resistor pattern is not good and the tolerance of resistance is too high(${\pm}$20~30%). To reform these demerits, a method using Fodel$^{(R)}$ technology, which is the patterning method using a photosensitive resin to be developable by aqueous alkali-solution as a base polymer for thick-film pastes, was recently incorporated for the patterning of thermosetting thick-film resistor paste. Alkali-solution developable photosensitive resin system has a merit that the precise patterns can be obtained by UV exposure and aqueous development, so the essential point is to get the composition similar to PSR(photo solder resist) used for PCB process. In present research, we made the photopatternable resistor pastes using 8 kinds of epoxy acrylates and a conductive carbonblack (CDX-7055 Ultra), evaluated their developing performance, and then measured the resistance after final curing. To become developable by alkali-solution, epoxy acrylate oligomers with carboxyl group were prepared. Test coupons were fabricated by patterning copper foil on FR-4 CCL board, plating Ni/Au on the patterned copper electrode, applying the resistor paste on the board, exposing the applied paste to UV through Cr mask with resistor patterns, developing the exposed paste with aqueous alkali-solution (1wt% $Na_2CO_3$), drying the patterned paste at $80^{\circ}C$ oven, and then curing it at $200^{\circ}C$ during 1 hour. As a result, some test compositions couldn't be developed according to the kind of oligomer and, in the developed compositions, the measured resistance showed different results depending on the paste compositions though they had the same amount of carbonblack.

• 대한전자공학회논문지SD
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• 제48권7호
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• pp.76-81
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• 2011

본 논문에서는 비아 절단 구조를 제안하고 2층 구조의 DRAM 패키지 기판 설계에 적용하여 낮은 임피던스를 가지는 파워 분배망(Power Distribution Network)을 구현하였다. 제안한 신규 비아 구조는 비아의 일부가 절단된 형태이고 본딩 패드와 결합하여 넓은 배선 면적을 필요로 하지 않는 장점을 가진다. 또한 비아 절단 구조를 적용한 설계에서는 본딩 패드에서 VSSQ까지의 배선 경로를 효과적으로 단축시킴으로써 PDN 임피던스를 개선시킬 수 있다. DRAM 패키지 기판 상의 윈도우 영역 형성과 동시에 비아의 일부 영역이 제거되므로 비아 절단 구조 제작을 위한 추가적인 공정은 없다. 또한 비아 홀 내부를 솔더 레지스트로 채움으로써 버(Burr) 발생을 최소화하였으며, 이를 패키지 기판 단면 촬영을 통해 검증하였다. 비아 절단 구조의 적용 및 VDDQ/VSSQ 배치에 의한 PDN 임피던스 변화를 검증하기 위해서 3차원 전자장 시뮬레이션 및 네트워크 분석기 측정을 통해 기존 방식을 적용한 패키지 기판과 비교 검증을 진행하였다. 신규 DRAM 패키지 기판은 대부분의 주파수 범위에서 보다 우수한 PDN 임피던스를 가졌으며, 이는 제안한 비아 절단 구조와 파워/그라운드 설계 배치가 PDN 임피던스 감소에 효과적임을 증명한다.

• 마이크로전자및패키징학회지
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• 제20권1호
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• pp.21-26
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• 2013

본 연구는 유한 요소 시뮬레이션을 이용하여 계산한 시편의 곡률과 3D 스캐너로 측정한 곡률을 비교하여 패키지 기판 구조의 휨 거동을 예측하는 새로운 분석 방법을 제안한다. 패키지 기판은 프리프레그 경화나 구리 패턴 도금과 같은 다양한 공정을 거치면서 쉽게 휘게 된다. 기판의 휨이 어떤 공정에서 어느 정도 생기는지를 알아보기 위하여 다양한 종류의 시편을 제작하고 각 시편의 형상을 3D스캐너를 이용하여 측정하였다. 그 후 시편의 형상으로부터 film에 걸리는 잔류 응력을 휨을 이용한 수식으로부터 계산하였다. 패키지 기판에 들어가는 절연체는 수지와 서로 직교 존재하는 섬유의 다발로 구성되어 있는 복합재료로서 이방성을 띄게 되는데 이는 패키지 기판의 독특한 굽힘 거동을 일으킨다. 우리는 유한 요소 법에 의한 휨 변형을 시뮬레이션하고 측정 데이터를 이용하여 시뮬레이션 휨을 비교하였다. 측정된 휨으로부터 계산한 전해 구리 도금 응력은 약 58 MPa이다. 솔더 레지스트와 프리프레그의 경화 응력은 각각 실온에서 13 MPa 및 6.4 MPa 정도이다.

• 미래기술융합논문지
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• 제2권4호
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• pp.1-6
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• 2023

파워인덕터 생산용 표면 UV 인쇄장치 성능 연구는 원기둥 자석의 자력 형성이 상, 하로 형성되게 제작함으로써 제품 고정 시 제품이 뒤집히거나, 세워지는 현상을 방지하는 기술을 적용하여 인쇄 진행 시 품질 소모성 자재(제판, Squeegee)의 파손을 방지하고, 인쇄 품질을 향상시킬 수 있다. 자력의 방향을 바꾼 원기둥 자석의 개발로 파우더 압축으로 제작한 메탈 소재 제품에 대한 고정 방법이 안정화 되어 소형 제품에 대한 생산 능력이 증대할 것이다. 최종적으로 원기둥 자석을 활용한 파워인덕터 표면 UV 인쇄 장치를 연구함으로써, 기존 작업 진행하던 스프레이, Deeping 방식과 차별성을 둘 수 있고, 생산량이 크게 향상될 것이며 결과적으로는 인원 감축으로 원가절감 및 경쟁력 있는 제품 생산을 할 수 있을 것이다.