• 전기전자학회논문지
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• 제23권3호
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• pp.925-933
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• 2019

본 논문에서는 Zynq Soc Platform의 부분 재구성 기능을 사용하여 영상 압축으로 생성된 blocking artifacts를 제거하는 후처리 시스템을 설계한다. 높은 연산량을 제공하고 실시간으로 1080p 영상을 처리하도록 부분 재구성이 가능한 FPGA(Field Programmable Gate Array) 영역에 디블로킹 필터를 구현한다. 또한 부분적으로 재구성 가능한 영역을 활용하여 제한된 환경의 임베디드 시스템에서 하드웨어 리소스를 보다 효율적으로 사용할 수 있다. 제안된 시스템의 실험결과는 디블로킹 필터처리 후 약 0.6dB의 PSNR 향상을 보여준다. Zynq SoC에서 구현된 필터가 동작할 때 68.33mW의 전력을 소모한다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2018년도 춘계학술대회
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• pp.696-699
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• 2018

본 논문은 FPGA를 이용해서 몸을 움직이지 못하는 루게릭병 환자들을 위해 동공을 추적하여 의사 소통을 할 수 있게 해주는 시스템을 소개한다. OpenCV를 이용한 얼굴 및 눈동자 추적과 DE1-SoC보드를 이용하여 눈의 움직임 검출과 문자를 출력한다. 본 논문에서는 웹캠을 사용하고 눈동자를 추적하고 눈동자의 좌표 값에 따라 눈동자의 움직임을 파악하고 사용자의 의도에 맞는 문자를 출력한다. 비교적 개발비용이 저렴하고 업데이트 가능한 FPGA를 사용하고, 블루투스를 이용하여 핸드폰으로 쉽게 문자를 출력할 수 있는 시스템을 제안한다.

• Journal of Advanced Marine Engineering and Technology
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• 제35권2호
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• pp.288-294
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• 2011

본 논문에서는 FPGA기반의 SoC보드(Xilinx Virtex-4 ML401 EVM)를 이용한 전력인버터제어시스템을 설계하였다. 선박에 전력시스템을 적용하기 위해서 선박의 최신 통신 프로토콜인 NMEA 2000 표준 프로토콜을 적용하였으며 전력 시스템의 성능을 평가하기 위한 PC기반의 모니터링 프로그램을 제작하였다. 전력 제어시스템은 FPGA기반의 임베디드 SoC보드상에서 이중프로세서(Dualprocessor)형태로 설계하였으며 이중프로세서를 적용함으로써 실시간 제어 감시가 가능하다. 이중프로세서 중 하나는 전력 제어를 위한 PWM신호생성 및 전력 회로내의 주요 전력 파라미터를 센싱 하는 제어용 프로세서로 동작하며(Control processor) 다른 프로세서는 제어프로세서의 각종 전력 센서 파라미터와 제어 파라미터들을 이중포트 램(Dual Port RAM)을 이용하여 정보를 공유하고 외부 NMEA 2000프로토콜 기반의 모니터링 장치와 네트워크 기반의 통신을 수행하는 통신용 프로세서(Communication processor)로 구성된다. 본 논문에서 제작한 전력 제어시스템은 선박내의 분산발전,송배전 및 전압 레귤레이션 시스템에 적용 될 수 있다.

• 한국정보통신학회논문지
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• 제5권7호
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• pp.1332-1339
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• 2001

SoC(System on Chip) 기술은 높은 융통성을 제공하므로 실장제어 분야에서 널리 활용되고 있다. 실장제어 시스템은 소프트웨어와 하드웨어를 동시에 개발하여야 하므로 많은 시간과 비용이 소요된다. 이러한 설계시간과 비용을 줄이기 위해 고급언어 컴파일러에 적합한 명령어 세트를 가지는 마이크로프로세서가 요구된다. 또한 FPGA(Field Programmable Gate Array)에 의한 설계검증이 가능해야 한다. 본 논문에서는 소형 실장제어 시스템에 적합한 EISC(Extendable Instruction Set Computer) 구조에 기반한 16 비트 FPGA 마이크로프로세서인 EISC16을 제안한다. 제안한 EISC16은 짧은 길이의 오프셋과 작은 즉치값을 가진 16 비트 고정 길이 명령어 세트를 가진다. 그리고 16 비트 오프셋과 즉치 값은 확장 레지스터와 확장 플래그를 사용하여 확장한다. 또한, IBM-PC와 SUN 워크스테이션 상에서 C/C++ 컴파일러 빛 응용 소프트웨어를 설계하였다. 기존 16 비트 마이크로프로세서들의 C/C++ 컴파일러를 만들고 표준 라이브러리의 목적 코드를 생성하여 크기를 비교한 결과 제안한 EISC16의 코드 밀도가 높음을 확인하였다. 제안한 EISC16은 Xilinx의 Vertex XCV300 FPGA에서 RTL 레벨 VHDL로 설계하여 약 6,000 게이트로 합성되었다. EISC16은 ROM, RAM, LED/LCD 판넬, 주기 타이머, 입력 키 패드, 그리고 RS-232C 제어기로 구성한 테스트 보드에서 동작을 검증하였다. EISCl6은 7MHz에서 정상적으로 동작하였다.

• International Journal of Aeronautical and Space Sciences
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• 제18권4호
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• pp.675-687
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• 2017

In the aerospace industry, we have produced various models according to operational conditions and the environment after development of the base model is completed. Therefore, when design change is necessary, there are modification and updating costs of the circuit whenever environment variables change. For these reasons, recently, in various fields, system designs that can flexibly respond to changing environmental conditions using field programmable gate arrays (FPGAs) are attracting attention, and the rapidly changing aerospace industry also uses FPGAs to organize the system environment. In this paper, we design the controller area network (CAN) intellectual property (IP) protocol used instead of the avionics protocol that includes ARINC-429 and MIL-STD-1553, which are not suitable for small unmanned aerial vehicle (UAV) systems at the register transistor logic (RTL) level, which does not depend on the FPGA vender, and we verify the performance. Consequentially, a Spartan 6 FPGA model-based system on chip (SoC) including an embedded system is constructed by using the designed CAN communications IP and Xilinx Microblaze, and the configured SoC only recorded an average 32% logic element usage rate in the Spartan 6 FPGA model.

• 한국멀티미디어학회논문지
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• 제17권3호
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• pp.324-332
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• 2014

This paper presents a programmable System-On-a-chip for various embedded applications that need Neural Network computations. The system is fully implemented into Field-Programmable Gate Array (FPGA) based prototyping platform. The SoC consists of an embedded processor core and a reconfigurable hardware accelerator for neural computations. The performance of the SoC is evaluated using real image processing applications, such as optical character recognition (OCR) system.

• 대한전자공학회논문지SD
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• 제44권2호
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• pp.86-94
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• 2007

네트워크-온-칩(NoC, network-on-chip) 기술은 SoC (system-on-a-chip) 설계에서 증가되는 온칩 통신의 복잡성을 해결하고 높은 확장성을 제공할 수 있는 기술이다. NoC를 이용한 설계는 많은 수의 IP들과 통신 네트워크들을 사용하기 때문에 동작이 복잡하고 설계 공간이 커서 많은 전력을 소모 한다. 그러나 기존의 분석적인 방법은 NoC응용의 큰 설계 공간 및 동작의 복잡성에 비해 상대적으로 간소화된 모델을 사용하여 현실적인 설계요소를 반영하지 못하거나 복잡한 시뮬레이션에 따른 많은 노력 및 시간 요구로 사용에 많은 제약이 있었다. 따라서 본 논문에서는 현실적이고 정확한 NoC의 전력 소모 분석을 위해 FPGA 프로토타입(prototype)을 개발하고 이에 대한 전력 소모를 분석을 할 수 있는 싸이클별 전력 소모 측정 기법 및 도구를 소개한다. 또한 사례 연구로서 NoC기술을 이용한 JPEG 압축기를 구현하고 이에 대한 전력 소모를 분석하여 그 효용성을 입증한다.

• 디지털산업정보학회논문지
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• 제14권4호
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• pp.101-107
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• 2018

In the stripping scan square wave voltammetry (SV+SWV) polarography that is often used to analyze the concentration of heavy metals in water, we must measure the point where the faradic current that flows by the pure oxidation-reduction reaction at the electrode is greater than the capacitive current, the frequency cannot be too high. Therefore we wanted to find the frequency range that can be measured. In order to do this, we came up with a method to analyze the signal using FPGA Soc. With this method, the frequency of the square wave was increased from 10Hz to 400Hz by 10Hz, and the measuring time of the square wave was changed from 96.695% to 96.765% by 0.005% while 1600 experiments were conducted. As a result, the frequency of the square wave maintained a stable area of potential-current within 320Hz and it was possible to measure the potential-current signal when calculating the measuring time within the frequency range of 96.7155%.

• 전기전자학회논문지
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• 제21권4호
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• pp.358-367
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• 2017

최근 운전자의 편의와 안전을 위해 전방 차량 추돌 감지 시스템(Front Collision Warning System : FCWS)과 같은 다양한 운전자 보조 시스템(Advanced Driver Assistance System : ADAS)이 개발되고 있다. FCWS는 주행 중 실시간으로 동작해야 하기 때문에 높은 처리속도를 필요로 한다. 또한 자동차의 전장화에 따라 FCWS를 차량용 임베디드 시스템에서 동작시키기 위해 저전력 시스템이 필요하다. 본 논문에서는 FCWS를 CPU-FPGA 구조에서 실시간 처리가 가능하도록 구현하였다. 차선 검출은 Inverse Transform Perspective(IPM)와 슬라이딩 윈도우 방식을 이용하여 CPU에서도 빠른 속도로 동작할 수 있도록 하였다. 차량검출은 높은 인식률을 가지는 Convolutional Neural Network(CNN)을 이용하였고, FPGA에서 병렬처리로 가속하였다. 제안하는 구조는 저전력으로 동작하는 ARM-Core A9과 FPGA를 내장한 Intel FPGA Cyclone V SoC(System on Chip)에서 검증하였다. HD해상도에서 FCWS는 44FPS로 실시간으로 동작하며, 고성능 PC 환경보다 처리속도 대비 에너지 효율이 약 3.33배 높은 것을 확인했다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 춘계학술대회
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• pp.364-367
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• 2012

본 논문은 Verilator와 C/C++를 이용해 AXI4 BUS 기반 SoC 플랫폼에서 H/W IP 검증을 위한 AXI4 BUS를 구현 하였다. 본 논문 에서는 Verilator와 C/C++를 이용하여 PC 상에 AXI4 BUS를 구현하여 AXI4 BUS 기반의 SoC플랫폼 H/W IP를 검증하는 방법을 제안 한다. 구현한 AXI4 BUS를 이용하여 검증한 AXI4 BUS 기반의 H/W IP가 FPGA 환경에서 동일한 동작을 수행 한다는 것을 보였다.