• JSTS:Journal of Semiconductor Technology and Science
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• 제12권2호
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• pp.212-218
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• 2012

A stereo vision is able to build three-dimensional maps of its environment. It can provide much more complete information than a 2D image based vision but has to process, at least, that much more data. In the past decade, real-time stereo has become a reality. Some solutions are based on reconfigurable hardware and others rely on specialized hardware. However, they are designed for their own specific applications and are difficult to extend their functionalities. This paper describes a vision system based on a System on a Chip (SoC) platform. A real-time stereo image correlator is implemented using Sum of Absolute Difference (SAD) algorithm and is integrated into the vision system using AMBA bus protocol. Since the system is designed on a pre-verified platform it can be easily extended in its functionality increasing design productivity. Simulation results show that the vision system is suitable for various real-time applications.

• 대한전자공학회논문지SD
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• 제43권10호
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• pp.54-60
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• 2006

IEEE 1149.1 바운더리 스캔 칩들로 구성된 보드를 테스트하기 위한 패턴은 반드시 비트 스트림으로 구성되어야 한다. 그러나 이러한 비트 스트림을 생성하는 일은 IEEE 1149.1 표준에 대한 완벽한 지식이 필요하므로, 전문지식이 없는 SoC 설계자에게는 상당히 어려운 일이다. 본 논문에서는 Test Ready PCI 와 Test Ready USB로 정의한 PCI와 USB 장치를 통해 편리하게 테스트를 수행할 수 있게 도와주는 테스트 인터페이스 컨트롤러를 제안한다. 이 제어기는 TI사와 Lucent사에서 명령어 단위의 수준에서 테스트 비트 스트림을 생성하기위해 개발한 테스트 버스 컨트롤러를 기반으로 하여 테스트 전문 지식이 없는 설계자도 쉽게 테스트 패턴을 생성하여 테스트를 수행할 수 있는 장점이 있다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2004년도 정기총회 및 학술대회
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• pp.299-302
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• 2004

본 논문은 OCP(Open Core Protocol)에 호환되는 파이프라인 구조를 가진 시스템 버스와 MPEG 시스템에 적합한 메모리 버스를 갖는 계층 구조를 가지는 새로운 동기 세그먼트 버스를 제안한다. 이 구조는 MPEG 시스템의 모바일 제품에 사용되는 영상 데이터 처리를 위한 메모리 인터페이스에 기반을 둔 버스 구조와 Multi-master와 Multi-slave를 사용하여 고성능의 다중 처리를 위한 양방향 다중 버스 구조(bi-direction multiple bus architecture)를 가진다. 효율적인 데이터 처리를 위하여 파이프라인 stage와 결합된 Master와 Slave의 주소번지가 latency를 결정하며, 시스템의 특성에 따라서 IP 코어를 배치하였다. 제안된 버스는 저 전력 구현을 위하여 세그먼트 버스 구조를 가지고, 멀티미디어 SoC 시스템의 성능 저하 없이 다중 작업이 가능한 구조를 갖는다. Wirability를 고려하여 양방향 구조를 채택하였고, Testablility를 위하여 단방향(uni-direction) 구조와 대체 가능하다. 또한, Local arbiter의 수정만으로 Master의 추가가 가능한 확장 구조를 가진다. Latency를 줄이기 위하여 직접 제어 방식과 단순한 구조의 Central arbiter로 구현되었다.

• 대한전자공학회논문지SD
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• 제43권10호
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• pp.140-150
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• 2006

본 논문은 SOC 내부의 다양한 코어들을 효율적으로 테스트하기 위한 하드웨어 구조에 초점을 두고 있다. 기존의 한 번에 한 개의 코어만을 순차적으로 테스트하는 방식은 많은 테스트 시간을 요구한다. 이를 보완하고자 본 논문에서는 병렬적으로 여러 코어를 테스트할 수 있는 S-TAM 구조 및 컨트롤러를 제안한다. S-TAM 구조는 테스트 버스 공유 방식을 이용하여 브로드캐스트 방법을 지원하며 이를 기반으로 하여 임의의 코어만을 선택적으로 테스트할 수도 있다. 이뿐 아니라 S-TAM 컨트롤러는 IEEE 1149.1 및 IEEE 1500 등과 같은 서로 상이한 테스트 기반을 통해 구현된 다양한 코어들을 동시에 제어함으로써 효과적인 SOC 테스트를 가능하게 한다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1995년도 하계학술대회 논문집 B
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• pp.637-639
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• 1995

Since power systems tend to be more large and complex, expert system substituted for the decision-making achieved by the power system operation expert is required. So far, expert system has been used for fault diagonosis and voltage-reactive power control and so on. In the expert system developed using 'C' language, the faulted element is estimated using the AND operation of lists which are acquired from the information on operated relays. It is also considered to identify the misoperation of protective devices using CF(Certainty Factor), and operation failure of those using the data base of parameter group list. The developed expert system is applied to a 6-bus sample system and through the case studies. It is shown that the expert system is very useful.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.869-872
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• 2005

In this paper we present a switch wrapper for an AMBA AXI, which is an efficient on-chip-network interface compared to bus-based interfaces in a multiprocessor SoC. The AXI uses an idea of NoC to provide the increasing demands on communication bandwidth within a single chip. A switch wrapper for AXI is located between a interconnection network and two IPs connecting them together. It carries out a mode of routing to interconnection network and executes protocol conversions to provide compatibility in IP reuse. A switch wrapper consists of a direct router, AHB-AXI converters, interface modules and a controller modules. We propose the design of a all-in-one type switch wrapper.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 1991년도 한국자동제어학술회의논문집(국내학술편); KOEX, Seoul; 22-24 Oct. 1991
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• pp.18-23
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• 1991

We need general developing environment to control robot with effect but less energy. So, software and hardware tools are very important. In this paper, we present a general-purpose robot control language and its implementation on Real Time O/S and VME bus system. The system runs on the VMEexec Real Time Operating System and robot program is written in the "C" language. The developed program is linked with the robot control C library io produce an executable image. Under the developed robot control environment, the user can write a general high-level control program leaving all the specific information about the robot in a robot specific file.ific file.

• 대한전자공학회논문지SD
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• 제45권2호
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• pp.61-68
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• 2008

본 논문에서는 Advanced Microcontroller Bus Architecture(AMBA) 기반 System-on-Chip(SoC) 테스트를 위한 임베디드 코어 테스트 래퍼를 제시한다. IEEE 1500 과의 호환성을 유지하면서 ARM의 Test Interface Controller(TIC)로도 테스트가 가능한 테스트 래퍼를 설계한다. IEEE 1500 래퍼의 입출력 경계 레지스터를 테스트 패턴 입력과 테스트 결과 출력을 저장하는 임시 레지스터로 활용하고 변형된 테스트 절차를 적용함으로써 Scan In과 Scan Out 뿐만 아니라 PI 인가와 PO 관측도 병행하도록 하여 테스트 시간을 단축시킨다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 추계학술대회
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• pp.649-652
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• 2013

LEON3는 SPARC V8을 기반으로 구현된 32비트 마이크로프로세서이다. 7 단계 파이프라인, IEEE-754 FPU 그리고 256[KB] 캐쉬 등을 지원하며 AMBA 2.0 버스에 접속될 수 있다. LEON3는 합성 가능한 VHDL로 기술되어 있어 FPGA로 구현하기 용이하며 SoC 설계에도 사용할 수 있다. LEON3와 함께 제공되는 DSU를 AMBA 버스를 통하여 접근하면 LEON3의 동작을 제어하거나 동작 상태를 파악할 수 있으며, 이를 이용하여 LEON3를 기반으로 동작하는 임베디드시스템의 하드웨어와 소프트웨어를 개발하거나 디버깅할 수 있는 환경을 갖출 수 있다. 본 논문은 DSU를 이용하여 LEON3의 동작을 통제하고 그 상태를 파악할 수 있는 LEON3 모니터링 소프트웨어의 개발 결과를 정리한 것이다.

• Journal of Platform Technology
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• 제12권2호
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• pp.58-63
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• 2024

CNN은 이미지 인식분야에서 높은 성능을 보이지만 반복적인 학습이 진행될 경우 많은 데이터 연산처리로 인한 시스템 자원부족으로 학습 시간이 오래 걸리고 많은 전력을 소모한다는 단점이 있다. 이에 본 논문에서는 합성곱 신경망 연산처리의 핵심 요소인 곱셈 프로세싱 엘리먼트에서 곱셈연산을 수행할 때 발생되는 스위칭 엑티비티를 줄이기 위해 승수와 피승수의 교환율을 늘리는 저전력 부스 곱셈기를 기반으로 하는 프로세싱 엘리먼트를 제안한다. 합성곱 신경망 병렬 연산처리를 지원하는 저전력 곱셈 프로세싱 엘리먼트는 Verilog-HDL을 사용하여 설계되었고, Intel DE1-SoC FPGA Board에 구현하였다. 실험은 성능평가에 대표적으로 MNIST의 숫자 이미지 데이터베이스를 대상으로 기존 제안된 곱셈기의 교환율과 비교하여 성능을 검증하였다.