• International Journal of Computer Science & Network Security
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• 제23권3호
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• pp.94-100
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• 2023

The primary goal of any communication spacecraft is to provide communication in variety of frequency bands based on mission requirements within the Indian mainland. Some of the spacecrafts operating in S-band utilizes a 6m or larger aperture Unfurlable Antenna (UFA for S-band links and provides coverage through five or more S-band spot beams over Indian mainland area. The Unfurlable antenna is larger than the satellite and so the antenna is stowed during launch. Upon reaching the orbit, the antenna is deployed using motors. The deployment status of any deployment mechanism will be monitored and verified by the telemetered values of micro-switch position before the start of deployment, during the deployment and after the completion of the total mechanism. In addition to these micro switches, a camera onboard will be used for capturing still images during primary and secondary deployments of UFA. The proposed checkout system is realized for validating the performance of the onboard camera as part of Integrated Spacecraft Testing (IST) conducted during payload checkout operations. It is designed for acquiring the payload data of onboard camera in real-time, followed by archiving, processing and generation of images in near real-time. This paper presents the architecture, design and implementation features of the acquisition, processing and Image generation system for Camera onboard spacecraft. Subsequently this system can be deployed in missions wherever similar requirement is envisaged.

• 한국통신학회논문지
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• 제29권3C호
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• pp.398-407
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• 2004

본 논문에서는 2차원 웨이블릿 변환을 이용한 영상 압축방식에 적합한 블라인드 워터마킹 방식을 제안하고 VHDL(VHSIC Hardware Description Language)을 이용해서 하드웨어로 구현하였다. 워터마킹 알고리즘의 목적은 영상의 조작에 대해 영상의 무결성을 인증하고 조작이 가해졌을 경우에 조작 위치를 판별하는 것이다. 제안된 워터마크 방식은 동영상 압축 시 적용되는 것으로 가정하였으며, 따라서 양자화에 무관하고 실시간으로 삽입 및 추출이 가능하도록 하였다. 웨이블릿 도메인에서 주파수 특성상 최저파수 대역(LL4)은 공간영역의 변화에 대해 민감하지 않다는 것을 실험적으로 검증하여 LL4를 워터마크의 삽입영역으로 설정하였다. 워터마크 삽입 시 압축된 영상의 화질을 최대한 저하시키지 않으면서 강인성을 지닐 수 있는 비트평면 조합을 LL4 부대역에서 선택하고 이를 워터마크 삽입 포인트로 결정한다. 비트평면에서 워터마크의 삽입위치를 알고 있고 값 변환이 아닌 값의 치환방식으로 워터마크를 삽입하므로 워터마크를 추출할 때에 원 영상이 필요하지 않다. 또한 삽입위치가 노출되었을 때의 안전성을 고려하여 워터마크를 블록암호화 알고리즘을 이용하여 암호화한 후 삽입하도록 하였다. 실험결과 제안된 워터마킹 알고리즘은 일반적인 영상의 조작에 대해 강인성을 보였고 영상 및 비디오 압축기에서 전체 동작과 구조에 큰 변화를 주지 않으면서 이식이 가능하였다. 구현된 영상압축기와 워터마킹 하드웨어는 Altera의 APEX20KC EP20K400CF672-7 FPGA 디바이스에서 약 40%의 LSB를 사용하고 최대 약 60MHz에서 동작이 가능하였다.

• 반도체디스플레이기술학회지
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• 제10권4호
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• pp.7-13
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• 2011

In this paper, the IC(Integrated Circuit) for multi-channel synchronous communication was designed by using FPGA and VHDL language. The existing chips for synchronous communication that has been used commercially are composed for one to two channels. Therefore, when communication system with three channels or more is made, the cost becomes high and it becomes complicated for communication system to be realized and also has very little buffer, load that is placed into Microprocessor increases heavily in case of high speed communication or transmission of high-capacity data. The designed IC was improved the function and performance of communication system and reduced costs by designing 8 synchronous communication channels with only one IC, and it has the size of transmitter/receiver buffer with 1024 bytes respectively and consequently high speed communication became possible. It was designed with a communication signal of a form various encoding. To detect errors of communications, the CRC-ITU-T logic and channel MUX logic was designed with hardware logics so that the malfunction can be prevented and errors can be detected more easily and input/output port regarding each communication channel can be used flexibly and consequently the reliability of system was improved. In order to show the performance of designed IC, the test was conducted successfully in Quartus simulation and experiment and the excellence was compared with the 85C3016VSC of ZILOG company that are used widely as chips for synchronous communication.

• 한국정보기술학회 영문논문지
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• 제10권1호
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• pp.71-83
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• 2020

In this paper, we propose a system that can detect the shape of a hand at high speed using an FPGA. The hand-shape detection system is designed using Verilog HDL, a hardware language that can process in parallel instead of sequentially running C++ because real-time processing is important. There are several methods for hand gesture recognition, but the image processing method is used. Since the human eye is sensitive to brightness, the YCbCr color model was selected among various color expression methods to obtain a result that is less affected by lighting. For the CbCr elements, only the components corresponding to the skin color are filtered out from the input image by utilizing the restriction conditions. In order to increase the speed of object recognition, a median filter that removes noise present in the input image is used, and this filter is designed to allow comparison of values and extraction of intermediate values at the same time to reduce the amount of computation. For parallel processing, it is designed to locate the centerline of the hand during scanning and sorting the stored data. The line with the highest count is selected as the center line of the hand, and the size of the hand is determined based on the count, and the hand and arm parts are separated. The designed hardware circuit satisfied the target operating frequency and the number of gates.

• 한국정보통신학회논문지
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• 제26권3호
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• pp.355-366
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• 2022

본 논문은 프로그램 가능한 구조를 사용하여 재구성이 가능하고 저 전력 초소형의 장점을 모두 제공하는 인공지능 가속기를 위한 마이크로코드 기반 뉴럴 네트워크 가속기 컨트롤러를 제안한다. 대상 가속기가 다양한 뉴럴 네트워크 모델을 지원하도록 마이크로코드 컴파일러를 통해 뉴럴 네트워크 모델을 마이크로코드로 변환하여 가속기의 메모리 접근과 모든 연산기를 제어할 수 있다. 200MHz의 System Clock을 기준으로 설계하였으며, YOLOv2-Tiny CNN model을 구동하도록 컨트롤러를 구현하였다. 객체 감지를 위한 VOC 2012 dataset 추론용 컨트롤러를 구현할 경우 137.9ms/image, mask 착용 여부 감지를 위한 mask detection dataset 추론용으로 구현할 경우 99.5ms/image의 detection speed를 달성하였다. 제안된 컨트롤러를 탑재한 가속기를 실리콘칩으로 구현할 때 게이트 카운트는 618,388이며, 이는 CPU core로서 RISC-V (U5-MC2)를 탑재할 경우 대비 약 65.5% 감소한 칩 면적을 제공한다.

• 정보처리학회논문지C
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• 제13C권1호
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• pp.83-94
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• 2006

본 논문에서는 미국 NIST에서 차세대 암호화 알고리즘으로 채택한 Rijndeal 알고리즘을 적용한 물리 계층 ATM 셀 보안 기법에 관한 것이다. ATM 셀 보안 기법을 기술하기 위해 물리 계층에서의 데이터 암호화 시의 표준 ISO 9160을 만족하는 데이터 보안 장치를 하드웨어로 구현하여 STM-1급(155.52Mbps) 의 ATM 망에서 암호화/복호화 과정을 검증하였다. 기존의 DES 알고리즘이 블럭 및 키 길이가 64 비트이므로 대용량 데이터 처리가 어렵고 암호화 강도가 취약함에 비해, Rijneal 알고리즘은 블럭 크기가 128 비트이며 키 길이는 128, 192, 256 비트 중 선택 가능해 시스템에 적용 시 유연성을 높일 수 있고 고속 데이터 처리 시에 유리하다. 물리 계층 ATM 셀 데이터의 실시간 처리를 위해 Rijndael 알고리즘을 FPGA로 구현한 소자를 사용하여 직렬로 입력되는 UNI(User Network Interface) 셀을 순환 여유 검사 방법을 이용하여 셀의 경계를 판별하고 셀이 사용자 셀인 경우, 목적지의 주소값 등 제어 데이터를 지니고 있는 헤더 부분을 분리한 48 옥텟의 페이로드를 병렬로 변환, 16 옥텟(128 비트) 단위로 3 개의 암호화 모듈에 각각 전달하여 암호화 과정을 마친 후 버퍼에 저장해 둔 헤더를 첨가하여 셀로 재구성하여 전송하여 준다. 수신단에서 복호화 시에는 페이로드 종류를 판별하여, 사용자 셀인 경우에는 셀의 경계를 판별한 다음 페이로드를 128 비트 단위로 3 개의 암호화 모듈에 각각 전달하여 복호화하며, 유지 보수 셀인 경우에는 복호화 과정을 거치지 않는다. 본 논문에 적용한 Rijndael 암호화 소자는 변형된 암복호화 과정을 적용하여 제작된 소자로 기존에 발표된 소자에 비해 비슷한 성능을 지니면서 면적 대 성능비가 우수한 소자를 사용하였다.ochlorococcus의 수층별 평균 풍도의 수직분포는 표면 혼합층에서 유사한 수준을 보이다 이심에서 급격한 감소를 나타냈다. 그러나 TSWP에선 풍도의 급격한 감소가 나타나지 많고 100 m 수심까지 높은 풍도를 나타냈다. Picoeukaryotes는 C-ECS에서 100 m까지 유사한 수준의 풍도를 보였으며, 동해의 $20\sim30\;m$ 수심에선 최대 풍도층이 나타났다.특별한 영향을 미치지 않는 것으로 나타났다. 동일 환자들의 골상태의 변화관찰과 신질환 관련 골감소의 요인을 밝혀내기 위한 추가적인 연구가 필요할 것으로 사료된다. 정확한 진단 및 동반된 질환을 감별하기 위한 노력이 필요하다.심되나 X-ray VCUG로 발견되지 않은 경우에는 RI VCUG를 꼭 시행하는 것이 방광요관역류의 정확한 진단을 하는데 도움이 된다..25% sodium 식이 enalapril군에서 사구체여과율이 증가됨을 관찰할 수 있었다. 4) 신절제술후 남아 있는 신조직무게를 비교하여 보면 24주째 0.25% sodium 식이군, 0.25% sodium 식이 enalapril군, 0.25% sodium 식이 nicardipine군에서 16주째 0.49% sodium 식이군, 0.49% sodium 식이 enalapril군, 0.49% sodium 식이 nicardipine 군보다 의의있게 신조직무게가 증가됨을 관찰할 수 없었다. 5) 0.25% sodium 식이군은 0.49% sodium 식이군과 비교하여 MES의 현저한 감소를 보였고 (0.25% sodium식이군: 12주; $1.97{\pm}0.02$, 24주; $2.06{\pm}0.03$ vs. 0.49% sodium 식이군: 12주; $2.29{\pm}0.09$, 16주; $2.55{\pm}0.

• 한국정보통신학회논문지
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• 제10권1호
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• pp.80-87
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• 2006

CCTV(Closed Circuit TeleVision)에 사용되는 CCD(Charge Coupled Device)는 일본의 소니가 시장을 $80\%$ 선점하고 있다. 이는 다른 회사가 따라오지 못할 만큼의 성능을 가지고 있기 때문인데, 문제는 CCD에서 사용되는 clock 주파수가 범용 비디오 인코더에서 사용하는 주파수와 다르다는 것이다. 이 때문에 범용 비디오 인코더를 사용하여 TV 출력을 만들려면, 화면 크기를 조절해 주는 scaler와 2개 clock의 동기를 잡아주는 PLL(Phase Loop Lock)이 필요하다. 그래서 본 논문에서는 scaler와 PLL을 사용하지 않고도 TV 출력 신호를 만들 수 있도록 CCD와 동일한 clock으로 동작하는 비디오 인코더를 제안한다. 본 비디오 인코더는 ITU-R BT.601 4:2:2, ITU-R BT.656 중 하나의 입력을 받아서 NTSC, PAL등의 S-video 신호와 CVBS(Composite Video Baseband Signals)로 바꾸어 준다. 입력 클럭이 가변하기 때문에 인코더 내부에서 사용하는 필터의 특성도 가변되도록 설계하였고 하드웨어 크기를 줄이기 위해서 곱셈기를 사용하지 않는 구조로 설계하였다. 명암 신호와 색차 신호를 위한 디지털 필터의 bit width는 하드웨어 설계 시 발생할 수 있는 오차를 ${\pm}1$ LSB(Least Significant Bit) 이하가 되도록 정하여 양질의 복합 영상 신호를 만들 수 있도록 하였다. 제안된 시스템은 Altera FPGA인 Stratix EP1S80B953C6ES을 이용하여 검증을 수행하였다.