• Journal of KIISE:Computer Systems and Theory
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• v.35 no.9_10
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• pp.485-496
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• 2008

As the complexity of SoC (System-on-Chip) design increases dramatically. traditional system performance analysis and verification methods based on RTL (Register Transfer Level) are no more valid for increasing time-to-market pressure. Therefore a new design methodology is desperately required for system verification in early design stages. and hardware software (HW-SW) cosimulation at TLM (Transaction Level Modeling) level has been researched widely for solving this problem. However, most of HW-SW cosimulators support few restricted ion levels only, which makes it difficult to integrate HW-SW cosimulators with different ion levels. To overcome this difficulty, this paper proposes a multipurpose framework for HW SW cosimulation to provide systematic SoC design flow starting from software application design. It supports various design techniques flexibly for each design step, and various HW-SW cosimulators. Since a platform design is possible independently of ion levels and description languages, it allows us to generate simulation models with various ion levels. We verified the proposed framework to model a commercial SoC platform based on an ARM9 processor. It was also proved that this framework could be used for the performance optimization of an MJPEG example up to 44% successfully.

• IT SoC Magazine
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• s.19
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• pp.37-42
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• 2007

이 글은 당사에서 개발 진행한 TDMB,ISDB-T등의 Moblie TV Receiver단의 Analog Front-End SIP들의 Test H/W, S/W제작 경험을 바탕으로 보다 효율적이고 성공적인 SIP 개발이 될 수 있도록 도움을 주고자 기술 하였다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2002.11a
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• pp.63-68
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• 2002

JPEG2000은 기존의 정지영상압축부호화 방식에 비해 우수한 비트율-왜곡(Rate-Distortion)특성과 향상된 주관적 화질을 제공하며 인터넷, 디지털 영상카메라, 이동단말기, 의학영상 등 다양한 분야에서 적용될 수 있는 새로운 정지영상압축 표준이다. 본 논문에서는 SoC(System on a Chip)설계를 고려한 JPEG2000 인코더의 구조를 제안하고 IP(Intellectual Property)를 설계 및 검증하였다. 구현된 JPEG2000 IP는 DWT(Discrete Wavelet Transform)블록, 스칼라양자화블록, EBCOT(Embedded Block Coding with Optimized Truncation)블록으로 구성되어 있다. IP는 모의실험을 통해 구현 구조에 대한 타당성을 검증하였고, 반도체설계자산연구센터에서 제시한 'RTL Coding Guideline'에 따라 HDL을 설계하였다. 특히, DWT블록은 구현시 많은 연산과 메모리 용량이 필요하므로 영상을 저장할 외부 메모리를 사용하였고, 빠른 곱셈과 덧셈연산을 위한 3단 파이프라인 부스곱셈기(3-state pipeline booth multiplier)와 캐리예측 덧셈기(carry lookahead adder)를 사용하였다. 설계된 JPEG2000 IP들은 삼성 0.35$\mu\textrm{m}$ 라이브러리를 이용하여 Synopsys사 Design Analyzer 틀을 통해 논리 합성하였으며, Xillinx 100만 게이트 FPGA칩에 구현하여 그 동작을 검증하였다. 또한, Hard IP 설계를 위해 Avanti사의 Apollo툴을 이용하여 Layout을 수행하였다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.47 no.4
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• pp.50-61
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• 2010

Nowadays, the SoC is watched by all over the world with interest. The design trend of the SoC is hardware and software co-design which includes the design of hardware structure in RTL level and the development of embedded software. Also the technology is toward deep-submicron and the observability of the SoC's internal state is not easy. Because of the above reasons, the SoC debug is very difficult and time-consuming. So we need a reliable debugger to find the bugs in the SoC and embedded software. In this paper, we developed a hardware debugger named OCD. It is based on IEEE 1140.1 JTAG standard. In order to verify the operation of OCD, it is integrated into the 32bit RISC processor - Core-A (Core-A is the unique embedded processor designed by Korea) and is tested by interconnecting with software debugger. When embedding the OCD in Core-A, there is 14.7% gate count overhead. We can modify the DCU which occupies 2% gate count in OCD to adapt with other processors as a debugger.

• Proceedings of the KAIS Fall Conference
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• 2009.12a
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• pp.190-193
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• 2009

The most essential element in wireless sensor network is wireless sensor node which collects environmental information and transmits it to the user application systems. Recently, due to the technological advancement, wireless sensor nodes are become smaller, more intelligent and less power consuming. Especially, SoC(System-on-Chip) technology, which unifies the MCU, RF module, memory and other element inside one chip, plays an important part for miniaturization of sensor node, hence reduces the manufacturing expenses. In this paper, we have designed a miniaturized wireless sensor node for wireless sensor network using commercial SoC technology and discussed about some application scenario and additional considerations.

• Korea Information Processing Society Review
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• v.14 no.6
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• pp.118-127
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• 2007

공정기술의 미세화가 진행될수록 반도체 제품의 개발비용은 급격히 증가 할 것으로 예측되고 있다. 이는 지속적으로 증가하는 설계 복잡도와 미세공정에서 고성능 및 저전력 반도체 구현의 어려움에 의한 것이다. 제품수명기간(Product Life Cycle: PLC)이 점점 짧아지지만 핵심 부품인 반도체 제품의 개발기간과 설계인력은 급격히 증가해감에 따라 늘어만 가는 개발 비용은 반도체 제품의 수익향상 측면에서 매우 큰 장애가 되고 있다. 따라서 설계의 복잡화와 구현의 어려움 이라는 기술적인 문제들을 해결하여 시장에서의 생존이 걸린 극한적인 경쟁환경에서 살아 남기위해서는 반도체 설계의 paradigm 자체를 변화 시켜야 할 것이다. 이에 대한 해법으로 반도체 설계의 abstraction level을 현재의 RTL에서 상위 수준으로 올리고 설계의 virtualization을 해야 한다는 것은 설계 재사용과 신개념 검증 방법 기술과 함께 필수적인 변화의 한 방향이다. 이미 수년전부터 많은 연구 논문에서 이와 관련된 새로운 system 설계 기술들이 제시되어 왔고, 이에 대응하는 platform 기반의 설계기법 소개와 삼성전자의 구축현황에 대해 저자는 지난 논문에서 기술 한 바 있다. 본 논문은 2003년 9월 이후 platform 설계기법의 virtual 화가 어떻게 발전되어 왔는지에 대해 기술하고 문제점 확인 및 앞으로 이에 대한 해결 방안들의 방향에 대해 논하고자 한다.

• Proceedings of the Korean Information Science Society Conference
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• 2002.04a
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• pp.520-522
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• 2002

SoC 설계의 검증 비용이 전체 설계 비용의 70%를 차지한다. 이런 검증을 위한 노력과 시간을 줄이기 위해서는 SoC 설계 검증 수준을 시그널 수준 또는 사이클 수준에서 트랜잭션 수준으로 높여야 할 필요성이 있으며, 또한 그렇게 하는 것이 바람직하다. 이 논문은 IP의 인터페이스를 통해 수행되는 트랜잭션을 사이란 수준에서 기술하는 트랜잭션 중심의 인터페이스 기술 언어로부터 트랜잭션 모니터 모듈을 생성하는 방법을 제시한다. 트랜잭션 모니터모듈은 시뮬레이션을 통한 검증에 파형을 통한 결과의 관찰대신, 트랜잭션 단위의 결과의 관찰을 가능하게 함으로써 검증시간을 줄이는데 공헌할 것으로 기대된다.

• The Journal of the Korea Contents Association
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• v.7 no.11
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• pp.84-93
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• 2007

This paper presents a methodology that accelerates estimating the system-level power consumption for on-chip bus of SoC platforms. The proposed power modeling can estimate the power consumption according to the change of a target SoC system. The proposed model comprises two parts: the one is power estimation of bus logics reflecting the architecture of the bus such as the number of bus layers, the other is to estimate the power consumed by the bus lines during data transmission. We designed the target multimedia SoC system, MPEG encoder as an example and evaluated power consumption using this model. The simulation result shows that the accuracy of the proposed model is over 92%. Thus, the proposed power model can be used to design of a high-performance/low-power multimedia SoC.

• Journal of Korea Multimedia Society
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• v.19 no.2
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• pp.122-127
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• 2016

This paper propose implementation method of SoC system for efficient depth image segmentation. SoC systems are combined platform in the form of the Software and Hardware IP. In order to perform effectively, the user to determine the operation of the configuration of each part. In this paper, we implemented a segmentation of depth images taken by the infrared sensor at APU of SoC system. The proposed method efficiently implements high performance and low power in SoC system. Proposed method that using software parts of SoC system is capable to use at several depth image processing systems.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2018.05a
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• pp.166-168
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• 2018

본 논문에서는 Whirlpool 해시 코어가 Cortex-M0의 슬레이브로 인터페이스된 보안 SoC 프로토타입 구현에 대해 기술한다. ISO/IEC에서 표준으로 채택된 경량 해시 알고리듬인 Whirlpool 해시 함수를 64-비트의 데이터 패스로 구현하였으며, 키 확장 연산과 암호화 연산을 수행하는 하드웨어를 공유하여 면적이 최소화되도록 설계하였다. 설계된 보안 SoC 프로토타입을 Cyclone-V FPGA에 구현한 후, ULINK2 어댑터와 Cortex 내부 디버거를 통해 Whirlpool 해시 코어에서 연산된 해시값을 확인함으로써 SoC 프로토타입의 동작을 확인했다.