• 대한전기학회:학술대회논문집
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• 대한전기학회 2002년도 합동 추계학술대회 논문집 정보 및 제어부문
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• pp.601-604
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• 2002

In this paper, the timing do-skew modeling for a high speed logic tester channels is developed. The time delay of each channel in a logic tester are different from other channels and it can produce timing error in a test. To get the best timing accuracy in the test with a logic tester, the timing skew must be compensated. The timing skew of channels is due to the difference of time delay of pin-electronics devices composing channels and length of metal line placed on PCB. The expected timing difference of channels can be calculated according to the specifications of pin electronics devices and strip line modeling of PCB. With the calculated delay time, the timing skew compensation circuit has been designed. With the timing skew compensation circuit, the timing calibration of a logic tester can be peformed easily and automatically without other time measuring instruments. The calibration method can then be directly applied to logic testers in mass production lines.

• 대한전자공학회논문지SD
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• 제40권6호
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• pp.408-420
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• 2003

이 논문에서는 1) 넓은 잠금 범위를 위한 이중 루프 동작과 2) 차세대 패키지 스큐 개선에 대한 전압 발생기와 안티퓨즈 회로를 사용한 프로그래머블 레프리카 딜레이, 두 가지 이점을 갖는 Delay Lock Loop(DLL)을 기술하였다. 이중 루프 동작은 차동 내부 루프 중 하나를 선택하기 위해 외부 클럭과 내부 클럭 사이의 초기 시간차에 대한 정보를 사용한다. 이를 이용하여 더 낮은 주파수로 DLL의 잠금 범위를 증가시킨다. 덧붙여서, 전압발생기와 안티퓨즈 회로를 사용한 프로그래머블 레프리카 딜레이의 결합은 패키지 공정 후에 온-오프 칩 변화로부터 발생하는 외부 클럭과 내부 클럭 사이에 스큐 제거를 해준다. 제안된 DLL은 0.16um 공정으로 제조되었고, 2.3v의 전원 공급과 42㎒ - 400㎒의 넓은 범위에서 동작한다. 측정된 결과는 43psec p-p 지터와 400㎒에서 52㎽를 소비하는 4.71psec 실효치(rms)지터를 보여준다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.577-578
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• 2008

This paper proposes new analog ZQ calibration scheme. Proposed analog ZQ calibration scheme is for minimizing the reflection which degrade the signal integrity. And this scheme is for minimizing CIO capacitance. It is simulated under 1.5v supply voltage and samsung 0.18um process. Power consumption of proposed analog ZQ calibration circuit was improved by 32%. Under all skew, temperature from $30^{\circ}C$ to $90^{\circ}C$ and Monte carlo simulation, quantization error of RZQ(=$240{\Omega}$) is less han 1.07%.

• 전기전자학회논문지
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• 제26권4호
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• pp.659-670
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• 2022

본 논문에서는 ×32 LPDDR2 메모리를 지원하는 컨트롤러를 위한 830-Mb/s/pin 송수신기가 설계된다. 여덟 개의 단위 회로로 구성된 송신단은 34Ω ∽ 240Ω 범위의 임피던스를 가지고 임피던스 보정 회로에 의해 제어된다. 송신되는 DQS의 신호는 DQ의 신호들 대비 90° 이동된 위상을 가진다. 수신 동작시 read time 보정은 바이트 내에서 per-pin 스큐 보정과 클록-도메인 전환을 통해 수행된다. 구현된 LPDDR2 메모리 컨트롤러를 위한 송수신기는 1.2V 공급 전압을 사용하는 55-nm 공정에서 설계되었으며 830-Mb/s/pin의 신호 전송률을 가진다. 각 lane의 면적과 전력 소모는 각각 0.664 mm²과 22.3 mW이다.