• 한국산학기술학회:학술대회논문집
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• 한국산학기술학회 2004년도 춘계학술대회
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• pp.62-64
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• 2004

초고속 RF IC의 핵심소자인 SiGe에피텍시층을 가진 이종양극트란지스터 (hetero junction bipolar transistor: HBT)를 0.35um급 CMOS공정으로 제작하였다. 이때 IOW $V_{BE}$영역에서의 Current Gain의 선형성을 향상시키기 위하여 Capping 실리콘의 두께를 200과 300${\AA}$으로 나누고 EDR (Emitter Drive-in RTA)의 온도와 시간을 900$\~$1000C, 0$\~$30sec로 각각 변화시키면서 최적조건을 알아보았다. 실험범위 내에서의 최적공정조건은 300${\AA}$의 capping 실리콘과 975C-30sec의 EDR조건이었다.

• 반도체디스플레이기술학회지
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• 제13권3호
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• pp.45-50
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• 2014

In this paper, we propose a super-junction MOSFET (SJ MOSFET) fabricated through a simple pillar forming process by varying the Si epilayer thickness and doping concentration of pillars using SILVACO TCAD simulation. The design of the SJ MOSFET structure is presented, and the doping concentration of pillar, breakdown voltage ($V_{BR}$) and drain current are analyzed. The device performance of conventional Si planar metal-oxide semiconductor field-effect transistor(MOSFET), Si SJ MOSFET, and SiGe SJ MOSFET was investigated. The p- and n-pillars in Si SJ MOSFET suppressed the punch-through effect caused by drain bias. This lead to the higher $V_{BR}$ and reduced on resistance of Si SJ MOSFET. An increase in the thickness of Si epilayer and decrease in the former is most effective than the latter. The implementation of SiGe epilayer to SJ MOSFET resulted in the improvement of $V_{BR}$ as well as drain current in saturation region, when compared to Si SJ MOSFET. Such a superior device performance of SiGe SJ MOSFET could be associated with smaller bandgap of SiGe which facilitated the drift of carriers through lower built-in potential barrier.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2004년도 춘계종합학술대회
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• pp.635-641
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• 2004

본 논문에서는 802.113 무선 근거리 통신망(wireless LAM)용 5.25GHz 저잡음 증폭기(LNA)에 대해 고가 장비를 사용하지 않고도 전압이득, 잡음지수 및 입력 임피던스를 측정할 수 있는 새로운 형태의 고주파 81ST(Built-In Self-Test, 자체내부검사)회로 설계 및 검사 기술을 제안한다. 본 연구에서 제작된 BIST 회로는 기존의 고가 검사 장비 대신 고주파 회로의 결함검사나 성능검사에 적용될 수 있다. 이러한 BIST 회로는 1V의 공급전압에서 동작하며, 0.18$\mu\textrm{m}$ SiGe 공정으로 제작되어 있다. 이러한 접근방법은 입력 임피던스 정합과 출력 전압 측정을 이용한다. 본 방법에서는 DUT(Device Under Test: 검사대상이 되는 소자)와 BIST 회로가 동일 칩 상에 설계되어 있기 때문에 측정할 때 단지 디지털 전압계와 고주파 전압 발생기만이 필요하며, 측정이 간단하고 비용이 저렴하다는 장점이 있다. BIST 회로가 차지하는 면적은 LNA가 차지하는 전체면적의 약 18%에 불과하다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 1994년도 추계학술대회 논문집
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• pp.54-58
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• 1994

H$_2$ bake and GeH$_4$ clean are used as a in-situ pre-clean method in low temperature Si based epitaxial growth technology using rapid thermal processing chemical vapor deposition (RTPCVD). In this paper, the H$_2$ bake and GeH$_4$ clean processes are optimized for low surface defect density using Taguchi method. In H$_2$ bake process, the epitaxial growth temperature affects dominantly on the surface defect density, and the next affecting factors are H$_2$ bake temperature and rinse time in de-ionised water. In GeH$_4$ clean process, GeH$_4$ clean temperature affects most strongly on the surface defect density, and the minor factor is GeH$_4$flow rate. The optimum process conditions predicted fly Taguchi method agree well with tile experimental data in both in-situ clean processes.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제44회 동계 정기학술대회 초록집
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• pp.250-250
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• 2013

본 연구에서는 차세대 상변화메모리(PCRAM)와 초고속 소자(FET) 등의 응용을 위하여 사용되고 있는 Ge 소재를 제조하기 위해새롭게 전구체를 개발하고 이를 CVD (Chemical Vapor Deposition) 공정을 이용하여 증착실험을 실시하였다. 새롭게 개발된 Ge 전구체 (isopropyl germane)는 기존 Ge 전구체보다 합성비용이 경제적이며 공정이 간단하고 상업적 생산에도 적합하다는 장점을 갖고 있다. Ge 박막의 증착은 증착압력, 증착온도, reactive gas (H2) 유량, carrier gas(Ar) 유량, 기판(Si, Pt 등) 등을 변수로 하여 실험하였다. 증착된 박막에 대하여 FE-SEM, XRD 등을 통하여 기본적인 물성분석을 실시하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2010년도 제39회 하계학술대회 초록집
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• pp.143-144
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• 2010

3-5족 화합물 반도체를 이용한 집광형 삼중 접합 태양전지는 40% 이상의 광변환 효율로 많은 주목을 받고 있다[1]. 삼중 접합 태양전지의 하부 셀은 기계적 강도가 높고 장파장을 흡수할 수 있는 Ge이 사용된다. Ge위에 성장될 III-V족 단결정막으로서 Ge과 격자상수가 일치하는 GaInP나 GaAs가 적합하고, 성장 중 V족 원소의 열확산으로 인해 Ge과 pn접합을 형성하게 된다. 이때 GaInP의 P의 경우 GaAs의 As보다 확산계수가 낮아 태양전지 변환효율향상에 유리한 얇은 접합 형성이 가능하고, 표면 에칭효과가 적기 때문에 GaInP를 단결정막으로 선택하여 p-type Ge기판 위 성장으로 단일접합 Ge구조 제작이 가능하다. 하지만 이종접합 구조 성장으로 인해 발생한 계면사이의 전위나 미세결함들이 결정막내부에 존재하게 되며 이러한 결함들은 광학소자 응용 시 비발광 센터로 작용할 뿐 아니라 소자의 누설전류를 증가시키는 원인으로 작용하여 태양전지 변환효율을 감소시키게 된다. 이에 결함감소를 통해 소자의 전기적 특성을 향상시키고자 수소 열처리나 플라즈마 공정을 통해 수소 원자를 박막내부로 확산시키고, 계면이나 박막 내 결함들과 결합시킴으로서 결함들의 비활성화를 유도하는 연구가 많이 진행되어 왔다 [2][3]. 하지만, 격자불일치를 갖는 GaInP/Ge 구조에 대한 수소 열처리 및 불순물 준위의 거동에 대한 연구는 많이 진행되어 있지 않다. 따라서 본 연구에서는 Ga0.45In0.55P/Ge구조에 수소 열처리 공정을 적용을 통하여 단결정막 내부 및 계면에서의 결함밀도를 제어하고 이를 통해 태양 전지의 변환효율을 향상시키고자 한다. <111> 방향으로 $6^{\circ}C$기울어진 p-type Ge(100) 기판 위에 유기금속화학증착법 (MOCVD)을 통해 Si이 도핑된 200 nm의 n-type GaInP층을 성장하여 Ge과 단일접합 n-p 구조를 제작하였다. 제작된 GaInP/Ge구조를 furnace에서 250도에서 90~150분간 시간변화를 주어 수소열처리 공정을 진행하였다. 저온 photoluminescence를 통해 GaInP층의 광학적 특성 변화를 관찰한 결과, 1.872 eV에서 free-exciton peak과 1.761 eV에서 Si 도펀트 saturation에 의해 발생된 D-A (Donor to Acceptor)천이로 판단되는 peak을 검출할 수 있었다. 수소 열처리 시간이 증가함에 따라 free-exciton peak 세기 증가와 반가폭 감소를 확인하였고, D-A peak이 사라지는 것을 관찰할 수 있었다. 이러한 결과는 수소 열처리에 따른 단결정막 내부의 수소원자들이 얕은 불순물(shallow impurity) 들로 작용하는 도펀트들이나, 깊은 준위결함(deep level defect)으로 작용하는 계면근처의 전위, 미세결함들과의 결합으로 결함 비활성화를 야기해 발광세기와 결정질 향상효과를 보인 것으로 판단된다. 본 발표에서는 상술한 결과를 바탕으로 한 수소 열처리를 통한 박막 및 계면에서의 결함준위의 거동에 대한 광분석 결과가 논의될 것이다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2014년도 제46회 동계 정기학술대회 초록집
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• pp.330.1-330.1
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• 2014

개인용 노트북, 태블릿 PC, 핸드폰 기술 발전에 의해 언제 어디서나 데이터를 작성하고 기록하는 일들이 가능해졌다. 특히 cloud 시스템을 이용하여 데이터를 휴대기기에 직접 저장하지 않고 server에 기록하는 일들이 가능해짐에 따라 server 기기의 성능, server-room power 및 space 에 대한 관심이 증가하였다. Storage class memory (SCM) 이란 memory device와 storage device의 장점을 결합한 memory를 일컫는 기술로 현재 소형 디바이스 부분부터 점차 그 영역을 넓히고 있다. 그중 phase change material을 이용한 phase change memory (PCM) 기술이 가장 각광받고 있다. PCM의 경우 scaling됨에 의해 cell간의 열 간섭으로 인한 data 손실의 우려가 있어 cell의 면적을 최소화 하여 소자를 제작하여야 한다. 기존의 sputtering등의 PVD 방법으로는 한계가 있어 ALD 공정을 이용한 PCM에 대한 연구가 활발히 진행중이다. 특히 tellurium 원료기체로 silyl 화합물 [1]을 사용하여 주로 $Ge_2Sb_2Te_5$의 조성에 초점을 맞춰 진행되고 있으나, 세부 공정에 대한 기본적인 연구는 미비하다. 본 연구에서는 Ge-Sb-Te 3원계 박막을 형성하기 위한 Sb-Te 화합물의 증착 공정에 대한 연구를 수행하였다. 특히 원료기체로 Si이 없는 새로운 Te 원료기체를 이용하여 조성 조절을 하였고, 박막의 물성을 분석하였다. 또한 공정온도에 따른 박막의 물성 변화를 분석하였다.

• 한국정보통신학회논문지
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• 제8권8호
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• pp.1705-1712
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• 2004

본 논문에서는 5.25GHz 저잡음 증폭기(LNA)에 대해 전압이득, 잡음지수 및 입력 임피던스를 측정할 수 있는 새로운 형태의 저가 고주파 BIST(Built-In Self-Test, 자체내부검사)회로 설계 및 검사 기술을 제안한다. 이러한 BIST 회로는 0.18$\mu\textrm{m}$ SiGe 공정으로 제작되어 있다. 이러한 접근방법은 입력 임피던스 정합과 출력 전압 측정원리를 이용한다. 본 논문에서 제안하는 방법은 측정이 간단하고 비용이 저렴하다는 장점이 있다. BIST 회로가 차지하는 면적은 LNA가 차지하는 전체면적의 약 18%에 불과하다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제43회 하계 정기 학술대회 초록집
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• pp.337-337
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• 2012

단일 결정의 Ge 박막은 0.67 eV의 작은 밴드갭을 가지고 있기에 장파장의 빛을 흡수하기 위한 목적으로 태양전지 분야에서 집중적인 연구가 진행되어지고 있다. 또한, Si에 비하여 높은 전하 이동도를 가지고 있기에 박막 트랜지스터로의 응용 연구들이 진행되고 있는 중이다. 전자 소자로써 큰 효과를 가지고 오기 위해서는 양질의 Ge 결정박막을 성장하여야 한다. 이를 위하여 다양한 공정 방법으로 Ge 박막의 결정성 향상에 대한 연구들을 진행하고 있다. 그중 본 연구에서는 ICP-assisted DC sputtering 방법을 이용하여 저온(${\sim}230^{\circ}C$) Ge 박막 결정성장에 대한 연구를 진행하였다. Ge 박막을 유리기판(Eagle 2000) 위에 증착하였으며, $6{\times}10^{-6}$ Torr 이하의 기본 압력에서 공정을 진행하였다. 7 mTorr의 Ar 분위기에서 타겟에 인가되는 전압 및 전류를 변화 시키며 Ge 박막 증착에 미치는 영향에 대해서 연구를 진행하였다. 기본적인 DC sputtering 방법을 이용하여 박막을 증착하였을 경우 증착한 모든 샘플에서 결정성을 확인하였으며, 낮은 전압에서도 결정화가 일어나는 것을 확인 할 수 있었다. 또한 전압을 증가시켜도 결정화 정도가 일정하게 유지됨을 확인 할 수 있었다. 다만 이 경우에는 결정의 방향이 랜덤하게 형성되었으며, DC sputtering 방법을 이용하여 저온에서 공정을 진행하였기에 박막은 수십 nm의 columnar grain을 형성하였다. ICP를 이용한 DC sputtering 방법을 이용하여 박막을 증착 하였을 경우, 일정 전압 이하에서는 비정질의 Ge 박막이 균일하게 형성됨을 확인 할 수 있었으며, 이후 결정화 정도가 타겟에 인가되는 전압에 비례하여 증가하였다. 또한, 이때 증착된 Ge 박막은 단일 결정으로 형성되었음을 확인 할 수 있었다. 이는 박막 성장시 ICP에 의해서 생성된 Ar 이온이 표면으로 가속화됨으로 인하여 Ge 박막 표면에서 channeling 효과가 나타남으로 인하여 <110> 방향으로 결정이 정열된 것으로 보인다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2010년도 제39회 하계학술대회 초록집
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• pp.202-202
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• 2010

최근 반도체 소자의 미세화에 따라, 단채널 효과에 의한 누설전류 및 소비전력증가 등이 문제가 되고 있다. DRAM의 경우, 캐패시터 영역의 축소문제가 소자집적화를 방해하는 요소로 작용하고 있다. 1T-DRAM은 기존의 DRAM과 달리 캐패시터 영역을 없애고 상부실리콘의 중성영역에 전하를 저장함으로써 소자집적화에 구조적인 이점을 갖는다. 또한 silicon-on-insulator (SOI) 기판을 이용할 경우, 뛰어난 전기적 절연 특성과 기생 정전용량의 감소, 소자의 저전력화를 실현할 수 있다. 본 연구에서는 silicon-germanium-on-insulator (SGOI) 기판을 이용한 1T-DRAM의 열처리온도에 따른 특성 변화를 평가하였다. 기존의 SOI 기판을 이용한 1T-DRAM과 달리, SGOI 기판을 사용할 경우, strained-Si 층과 relaxed-SiGe 층간의 격자상수 차에 의한 캐리어 이동도의 증가효과를 기대할 수 있다. 하지만 열처리 시, SiGe층의 Ge 확산으로 인해 상부실리콘 및 SiGe 층의 두께를 변화시켜, 소자의 특성에 영향을 줄 수 있다. 열처리는 급속 열처리 공정을 통해 $850^{\circ}C$와 $1000^{\circ}C$로 나누어 30초 동안 N2/O2 분위기에서 진행하였다. 그리고 Programming/Erasing (P/E)에 따라 달라지는 전류의 차를 감지하여 제작된 1T-DRAM의 메모리 특성을 평가하였다.