• 한국진공학회:학술대회논문집
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• 한국진공학회 2016년도 제50회 동계 정기학술대회 초록집
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• pp.143.1-143.1
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• 2016

Ge is a promising candidate to replace Si in MOSFET because of its superior carrier mobility, particular that of the hole. However Ge oxide is thermodynamically unstable. At elevated temperature, GeO is formed at the interface of Ge and GeO2, and its formation increases the interface defect density, degrading its device performance. In search for a method to surmount the problem, we investigated Ge oxidation through an inert capped oxide layer. For this work, we prepared low doped n-type Ge(100) wafer by removing native oxide and depositing a capping layer, and show that GeO2 interface can be successfully grown through the capping layer by thermal oxidation in a furnace. The thickness and quality of thus grown GeO2 interface was examined by ellipsometry, XPS, and AFM, along with I-V and C-V measurements performed at 100K to 300K. We will present the result of our investigation, and provide the discussion on the oxide growth rate, interface state density and electrical characteristics in comparison with other studies using the direct oxidation method.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제44회 동계 정기학술대회 초록집
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• pp.372-372
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• 2013

기존의 MOSFET 구조의 소자는 비례 축소에 의한 단 채널효과, 누설전류, 신뢰성 문제 같은 어려움에 직면해 있다. 이로 인해 20 nm 이하 소자 크기에서 기존의 MOSFET을 대체할 여러가지 차세대 소자에 대한 연구가 활발히 진행 되고 있다. 그 중에서 FinFET 소자는 비례 축소에 용이하고 누설전류 문제에 대한 장점으로 인해 활발한 연구가 진행되고 있다. 기존의 FinFET 소자에 대한 연구는 FinFET 구조를 이용한 메모리 소자의 전기적 특성의 향상, fin의 크기에 따른 소자의 특성 변화와 FinFET 구조의 물질 변화에 따른 전기적 특성 변화에 대한 연구가 많이 이루어져 왔다. 실제 공정에서의 fin의 형태 변화에 따른 전기적 특성변화에 대한 연구가 필요하다. 본 연구에서는 fin의 모서리의 모양의 변화에 따른 FinFET 소자의 전기적 특성 변화를 관찰하였고 전하 수송 메커니즘을 규명하였다. 실제 FinFET 소자의 공정에서 fin의 형태는 이상적인 직육면체 모양이 아니라 옆면이 기울고 모서리가 곡선이 되게 된다. 이로 인한 전자의 이동도 변화로 인해 소자의 성능이 변화하게 된다. FinFET의 경우 채널을 구성하는 fin의 각 면의 Si의 orientation이 다르다. 또한 fin의 모서리의 모양이 변화 함에 따라 채널영역의 orientation이 변화 하게 된다. 이에 따라 fin의 모서리 모양의 변화에 따른 소자의 전기적 특성 변화를 multi-orientation mobility model을 포함한 three-dimensional TCAD 시뮬레이션을 통해 계산하였다. 옆면과 윗면이 만나는 모서리의 모양의 곡률의 크기를 증가하여 다양한 fin의 형태에서 전기적 특성을 관찰하였다. Fin의 옆면과 윗면이 만나는 모서리의 곡률이 증가함에 따라 depletion 영역의 크기 변화와 채널에서의 전자의 밀도와 이동도의 변화를 관찰하였고 이를 토대로 fin의 형태 변화가 FinFET 소자의 전기적 특성에 미치는 영향을 조사하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.317-318
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• 2012

현재의 반도체 산업에서 Hafnium oxide와 Hafnium silicates같은 high-k 물질은 CMOS gate와 DRAM capacitor dielectrics로 사용하기 위한 대표적인 물질에 속한다. MOSFET (metal oxide semiconductor field effect transistor)구조에서 gate length는 16 nm 이하로 계속 미세화가 연구 중이고, 또한 gate는 기존구조에서 Multi-gate구조로 다변화가 일어나고 있다. 이를 통해 게이트 절연막은 그 구조와 활용범위가 다양해지게 될 것이다. 동시에 leakage current와 dielectric break-down을 감소시키는 연구가 중요해지고 있다. 그러나 나노 영역에서의 기계적 특성에 대한 연구는 전무한 상태이다. 따라서 복잡한 회로 공정, 다양한 Multi-gate 구조, 신뢰도의 향상을 위해서는 유전박막 물질자체와 계면에서의 물리적, 기계적인 특징의 측정이 상당히 중요해지고 있다. 이에 본 연구는 Nano-indenter의 통해 경도(Hardness)와 탄성계수(Elastic modulus) 등의 측정을 통하여 시료 표면의 나노영역에서의 기계적 특성을 연구하고자 하였다. $HfO_2$게이트 절연막은 rf magnetron sputter를 이용해 Si (silicon) (100)기판위에 박막형태로 증착하였고, 이후 furnace에서 질소분위기로 온도(400, 450, $500^{\circ}C$)를 달리하여 20분 열처리를 하였다. 또한 Weibull distribution을 이용해 박막의 characteristic value를 계산하였으며, 실험결과 열처리 온도가 $400^{\circ}C$에서 $500^{\circ}C$로 증가함에 따라 경도와 탄성계수는 7.4 GPa에서 10.65 GPa으로 120.25 GPa에서 137.95 GPa으로 각각 증가하였다. 이는 재료적 측면으로 재료의 구조적 우수성이 증가된 것으로 판단된다.

• 대한전자공학회논문지SD
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• 제40권5호
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• pp.290-297
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• 2003

전자와 정공의 온도 관련 이온화 계수로부터 추출한 온도 함수의 유효 이온화 계수 및 전자 이동도를 이용하여 실리콘 전력 MOSFET의 항복 전압과 on 저항을 위한 온도 함수의 해석적 표현식을 유도하였다. 온도 함수의 해석적 항복 전압 결과를 4x10/sup 14/ cm/sup -3/, 1x10/sup 15/ cm/sup -3/, 6x10/sup 16/ cm/sup -3/의 도핑 농도에 대해 각각 실험 결과와 비교하였고, 온도 및 항복 전압 함수의 on 저항 변화도 각각 실험 결과와 비교하였다. 각농도에 따른 온도 함수의 해석적 항복 전압은 77∼300k의 온도 범위에서 실험 결과와 10% 이내의 오차로 잘 일치하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2005년도 하계학술대회 논문집 Vol.6
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• pp.195-196
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• 2005

In recent years, as the needs of MOS's a high quality is desired to get the superior electrical characteristics and reliability on MOSFET. As an alternative gate dielectric have drawn considerable alternation due to their superior performance and reliability properties over MOSFET, 2'nd silicidation formation process has been proposed as a dielectric growth/annealing process. In this study the author observed process characteristics on MOS structure. In view points of the process characteristics of MOS capacitor, the oxygen & polysilicon was analyzed by SIMS analysis on l'st & 2'nd Ti process, the oxygen and Si2 contents[Count/sec] of 1.5e3 & 3.75e4 on l'st process and l.1e3 & 2.94e4 on 2'nd process, the Ti contents' of 8.2e18 & 6.5e18 on 1'st and 2'nd process. The sheet resistance[$\Omega/sq.$] was 4.5 & 4.0, the film stress[dyne/cm 2] of 1.09e10 & 1.075e10 on l'st and 2'nd process. I could achieved the superior MOS characteristics by 2'nd silicidation process.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2006년도 추계학술대회 논문집 Vol.19
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• pp.67-68
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• 2006

Floating gate non-volatile memory devices with Au nano-particles embedded in SiON or $SiO_2$ dielectrics were fabricated by digital sputtering method. The size and the density of Au are 4nm and $2{\times}10^{-12}cm^{-2}$, respectively. The floating gate memory of MOSFET with 5nm tunnel oxide and 45nm control oxide have been fabricated. This devices revealed a memory effect which due to proGrainming and erasing works perform by a gate bias stress repeatedly.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.184-184
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• 2011

반도체 전자 소자의 초고집적회로(VLSI, Very Large Scale Integrated Circuit)가 수년간 지속됨에 따라 실리콘 기반으로 하는 MOSFET 성능의 한계에 도달하게 되었다. 재료 물성, 축소, 소자 공정 등에 대한 원인으로 이를 극복하고자 하는 재료와 성능향상에 관한 연구가 진행되고 있다. 이에 기존 시스템의 전자의 전하 정보만을 응용하는 것이 아니라 전자의 스핀 정보까지 고려하는 스핀트로닉스 연구분야가 주목을 받고 있다. Spin-FET는 스핀 주입, 스핀 조절, 스핀측정 등으로 나뉘어 연구되고 있으며 이 중 스핀 주입의 효율 향상이 우선시 해결되어야 한다. 일반적으로 스핀 주입 과정에서 소스가 되는 강자성체와 스핀 확산 거리가 긴 반도체 물질과의 Conductance mismatch가 문제되고 있다. 이에 자성 반도체는 근본적인 문제를 해결하고 반도체와 자성체의 특성을 동시에 나타내는 물질로써, Si과 Ge (4족) 등의 반도체뿐만 아니라, GaAs, InP (3-5족), ZnO, ZnTe (2-6족) 등의 반도체 또한 많은 연구가 이루어지고 있다. 자성 반도체에서 해결해야 할 가장 큰 문제는 물질이 자성을 잃는 Curie 온도를 상온 이상으로 높이는 것이다. 이에 본 연구는 전이금속이 도핑된 4족 Si 반도체 박막을 성장하고 후처리 공정을 통하여 나타나는 구조적, 자기적 특성을 연구하였다. 펄스 레이저 증착 방법을 통하여 p-type Si 기판위에 전이금속 Fe이 도핑된 박막을 500 nm 로 성장하였다. 성장 온도는 $250^{\circ}C$로 하였고, 성장 분압은 $3 {\times}10^{-3}$Torr 로 유지하며 $N_2$ 가스를 사용하였다. 구조적 결과를 보기 위해 X선 회절 분석과 원자력 현미경 결과를 확인하였고, 자기적 특성을 확인하기 위해 저온에서 초전도 양자 간섭계로 조사하였다. XRD를 통해 (002)면, (004)면의 Si 기판 결정을 보았으며, Fe 관련된 이차상이 형성됨을 예측해 보았다. ($Fe_3Si$, $Fe_2Si$ 등) 초전도 양자 간섭계에서 20 K에서 측정한 이력 현상을 관찰하고, 온도변화에 따른 전체 자기모멘트를 관찰하였으며 이는 상온에서도 강자성 특성이 나타남을 확인하였다.

• 한국결정학회:학술대회논문집
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• 한국결정학회 2002년도 정기총회 및 추계학술연구발표회
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• pp.42-43
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• 2002

반도체 디바이스의 발전은 높은 직접화 및 동작 속도를 추구하고 있으며, 이를 위해서 MOSFET의 scale down시 발생되는 문제를 해결해야만 한다. 특히, Channel이 짧아짐으로써 발생하는 device의 열화현상으로 동작전압의 조절이 어려워 짐을 해결해야만 하며, gate oxide 두께를 줄임으로써 억제할 수 있다고 알려져 왔다. 현재, gate oxide으로 사용되고 있는 SiO2박막은 비정질로써 ～8.7 eV의 높은 band gap과 Si기판 위에서 성장이 용이하며 안정하다는 장점이 있으나, 두께가 1.6 nm 이하로 얇아질 경우 전자의 direct Tunneling에 의한 leakage current 증가와 gate impurity인 Boron의 channel로의 확산, 그리고 poly Si gate의 depletion effect[1,2] 등의 문제점으로 더 이상 사용할 수 없게 된다. 2001년 ITRS에 의하면 ASIC제품의 경우 2004년부터 0.9～l.4 nm 이하의 EOT가 요구된다고 발표하였다. 따라서, gate oxide의 물리적인 두께를 증가시켜 전자의 Tunneling을 억제하는 동시에 유전막에 걸리는 capacitance를 크게 할 수 있다는 측면에서 high-k 재료를 적용하기 위한 연구가 진행되고 있다[3]. High-k 재료로 가능성 있는 절연체들로는 A1₂O₃, Y₂O₃, CeO₂, Ta₂O, TiO₂, HfO₂, ZrO₂,STO 그리고 BST등이 있으며, 이들 재료 중 gate oxide에 적용하기 위해 크게 두 가지 측면에서 고려해야 하는데, 첫째, Si과 열역학적으로 안정하여 후속 열처리 공정에서 계면층 형성을 배제하여야 하며 둘째, 일반적으로 high-k 재료들은 유전상수에 반비례하는 band gap을 갖는 것으로 알려줘 있는데 이 Barrier Height에 지수적으로 의존하는 leakage current때문에 절연체의 band gap이 낮아서는 안 된다는 점이다. 최근 20이상의 유전상수와 ～5 eV 이상의 Band Gap을 가지며 Si기판과 열역학적으로 안정한 ZrO₂[4], HfiO₂[5]가 관심을 끌고 있다. HfO₂은 ～30의 고유전상수, ～5.7 eV의 높은 band gap, 실리콘 기판과의 열역학적 안전성 그리고 poly-Si와 호환성등의 장점으로 최근 많이 연구가 진행되고 있다. 또한, Hf은 SiO₂를 환원시켜 HfO₂가 될 수 있으며, 다른 silicide와 다르게 Hf silicide는 쉽게 산화될 수 있는 점이 보고되고 있다.

• 전기전자학회논문지
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• 제24권1호
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• pp.170-177
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• 2020

본 논문은 HF/LF 변조 방법을 적용한 ANPC (active neutral point clamped) 인버터의 스위치 개방 고장에 대응하기 위한 허용 제어 방법을 제안한다. 기존 Si 기반 인버터에 비해 SiC MOSFET과 Si IGBT로 구성된 ANPC 인버터는 시스템의 효율이 높고 출력 품질이 우수하다. HF/LF 변조는 커뮤테이션 루프를 줄일 수 있어 MW 급 대용량 인버터를 위해 사용되는 변조 기법이다. MW 급 인버터의 스위치 개방 고장은 부하에 심각한 손상을 입히며, 인버터가 동작을 멈출 경우 막대한 경제적 손실을 야기한다. 제안하는 스위치 개방 고장의 허용 제어 기술은 ANPC 인버터의 지속적인 운전을 가능하게 하며 신뢰성을 향상 시킨다. 제안하는 기법의 성능은 시뮬레이션 결과를 통해 검증한다.

• Applied Microscopy
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• 제41권2호
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• pp.89-98
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• 2011

Atom Probe Tomography는 원자 수준의 분해능으로 원소의 위치 및 조성 정보를 3차원으로 제공해 주는 분석 장비이다. APT의 우수한 성능에도 불구하고 반도체 등, 저전도성 물질 분석에는 그 동안 적용이 어려웠다. 그러나 특정 시료 내 위치의 시편을 가공할 수 있는 FIB 시편 제조법과 laser펄스를 이용한 전계증발법의 개발로 APT의 분석 영역이 반도체에서 절연체까지 크게 확대 되고 있다. 본 논문에서는 최근에 적용되기 시작한 MOS-FET, GaN LED, Si-Nanowire 등 전자소자에서의 APT분석 응용사례에 대하여 살펴보았다.