• 대한전자공학회논문지SD
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• 제42권3호
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• pp.35-42
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• 2005

본 논문에서는 가변 길이의 다중 특성 다항식을 사용하는 IFSR (MP-LFSR)을 사용한 새로운 reseeding 방법을 제안한다. 제안된 reseeding 방법에서 많은 수의 specified bits를 가진 test cube는 높은 차수의 다항식으로 인코딩되고 반면에 적은 수의 specified bit를 가진 test cube는 낮은 차수의 다항식으로 인코딩 된다. 따라서 각 test cube에서 specified bit의 숫자에 따라서 인코딩 되는 data의 크기를 최적으로 줄일 수 있다. 가변 길이의 MP-LFSR은 기존의 MP-LFSR를 간단히 수정하여 구현이 가능하고 인코딩 데이터에 1 비트만을 추가하여 여러 개의 특성 다항식을 제어할 수 있다. 면적이 큰 ISCAS'89 벤치 회로에 대한 실험 결과는 제안된 방법이 비교적 작은 크기의 하드웨어 오버헤드로써 이전의 방법들 보다 좋은 인코딩 효율을 보여준다.

• 한국전자통신학회논문지
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• 제13권2호
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• pp.333-340
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• 2018

본 논문은 병렬 CRC 생성 방식을 적용한 BCH 코드 복호기를 소개한다. 기존에 사용되는 병렬 신드롬 생성기로 LFSR(: Linear Feedback Shift Register)을 변형한 방식을 사용하면 짧은 길이의 코드에 적용하는 데 많은 면적을 차지한다. 제안하는 복호기는 짧은 길이 코드워드의 복호화를 위해 병렬 CRC(: Cyclic Redundancy Check)에서 체크섬을 계산하는 데 사용되는 방식을 활용하였다. 이 방식은 병렬 LFSR과 비교해 중복된 xor연산을 제거해 최적화된 조합회로로 크기가 작고 짧은 전파지연을 갖는다. 시뮬레이션 결과 기존 방식 대비 최대 2.01ns의 지연시간 단축 효과를 볼 수 있다. 제안하는 복호기는 $0.35-{\mu}m$ CMOS 공정을 이용하여 설계하고 합성되었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 춘계학술대회
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• pp.437-440
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• 2009

소프트웨어 구현을 위한 고속 스트림 암호 ASC16을 제안한다. ASC16은 ASR(Arithmetic Shift Register), NLF(Non-Linear Filter), NLB(Non-Linear Block)로 매우 간결한 구조를 이루고 있으며, 워드 단위로 연산을 수행하고, 비선형변환으로 S-박스를 사용하여 32비트 키 스트림을 만드는 무선 통신용 스트림 암호이다. Zhang, Carroll 그리고 Chan에 의해 개발된 32비트 출력 스트림 암호 SSC2와 수행 결과 비교에서 거의 동등한 결과를 보였고, 주기는 SSC2보다 더 길어 졌으며, 상관공격(Correlation attack)이 어려워 안전성은 더욱 향상 되었다. 제안한 ASC16은 무선통신 등과 같은 제한적인 환경에서 고속 암호 수행에 유용하게 사용될 수 있다.

• 융합보안논문지
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• 제18권4호
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• pp.27-33
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• 2018

스트림 암호는 1회용 패드(one time pad)형 암호 알고리즘으로 랜덤한 비트(또는 문자)들의 열을 열쇠로 사용하여 평문과 XOR과 같은 간단한 연산을 통해 암호화하므로 알고리즘의 안전성은 사용되는 열쇠의 난수성에 의존한다. 그러므로 사용되는 열쇠에 대해 주기, 선형복잡도, 비선형도, 상관면역도 등의 수학적 분석을 통해 보다 안전한 암호시스템을 설계할 수 있는 장점이 있다. 스트림 암호에서의 암호화 열쇠는 고유다항식을 가지고 LFSR(linear feedback shift register)에서 열쇠이진 수열을 생성하여 사용한다. 이 고유다항식 중 비도가 가장 우수한 다항식이 바로 원시다항식이다. 원시다항식은 스트림 암호뿐만 아니라 8차 원시 다항식을 사용한 블록암호인 SEED암호, 그리고 24차 원시 다항식을 사용하여 설계한 공개열쇠암호인 CR(Chor-Rivest) 암호 등에서도 널리 이용되고 있다. 본 논문의 주요내용은 이러한 암호알고리즘을 연구하는데 사용되는 갈루아(Galois)체에서의 원시다항식에 대한 개념과 다양한 성질들을 고찰해 보고 소수 p의 값이 2이상인 경우 $F_p$에서의 기약다항식과 원시다항식의 개수를 구하는 정리를 증명해 보았다. 이러한 연구는 보다 비도가 높은 원시다항식을 찾아 새로운 암호알고리즘을 개발하는 기반 연구가 될 수 있다.

• 정보보호학회논문지
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• 제17권4호
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• pp.53-60
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• 2007

기지 평문 공격 시나리오에서 스트림 암호에 대한 고속 상관 공격은 매우 강력한 공격 방법이다. 대부분의 고속 상관 공격은 암호학적인 문제를 적당한 디코딩 문제의 관점에서 접근한다. 본 논문에서는 이진 대칭 채널의 출력 값으로부터 입력 값을 복구하기 위해 사용되는 패리티 검사 방정식과 Fast Walsh Transform을 이용한 Chose등이 제안한 고속 상관 공격과 Zhang 등이 제안한 다중 경로 고속 상관 공격을 개선한 다중 경로 고속 상관 공격을 제안한다. 이 공격기법은 기 제안된 공격 기법들과 마찬가지로 표적 LFSR(Linear Feedback Shift Register)의 초기 상태 값 중 일부를 추측하나, Zhang 등이 제안한 기법보다 각 경로에서 한 비트씩을 더 복구 할 수 있어 보다 효율적인 공격이 가능하게 한다.

• 방송공학회논문지
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• 제11권3호
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• pp.326-335
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• 2006

본 논문에서는 직교 주파수분할다중화(orthogonal frequency division multiplexing; OFDM)의 변조된 신호열에서 항상 최소화된 첨두전력 대 평균전력비(peak-to-average power ratio; PAPR)를 보장할 수 있는 블록부호가 제안된다. 제안된 최소 PAPR 부호(minimum PAPR code; MPC) 부호화 과정은 씨앗부호어(seed codeword) 검색, 레지스터 요소의 순회천이(circular shifting), 그리고 비트반전(bit inversion)으로 이루어진다. 시간영역 전송신호열의 첨두 포락선전력(peak envelope power; PEP)이 레지스터에 저장된 부호어의 순회천이와 부호의 비트반전에 대하여 변화되지 않음을 보였다. 이러한 성질에 기반하여 체계적인 MPC 부호화 규칙이 제안되었다. 제안된 부호 규칙으로 MPC 부호화를 위한 조견표(look-up table)의 크기를 대폭 감소시킬 수 있다.

• 대한전자공학회논문지SP
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• 제42권2호
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• pp.49-58
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• 2005

본 논문에서는 영상압축 표준 방식인 PEG과 JPEG2000등에서 사용하는 양자화 방식인 스칼라(Scalar) 양자화기의 특성을 이용한 블라인드 워터마킹 알고리즘을 제안하였다. 제안된 알고리즘은 손실 압축 기술인 양자화로 인한 워터마크의 손실을 막기 위해 워터마크에 따라 양자화 인덱스를 선택하는 방법을 사용하였다. 따라서 워터마크 삽입을 위한 별도의 과정 없이 양자화 과정 중에 워터마크가 삽입되고 적용 분야에 따른 양자화기의 특성을 이용하므로 영상에 적응적이다. 알고리즘의 안정성을 높이기 위하여 LFSR(Linear feedback shift register)을 사용하여 워터마크를 재배열하였으며, 워터마크의 삽입 과정에서도 LFSR을 사용하여 삽입위치를 은닉하였다. 따라서 추출 시에 양자화 인덱스와 양자화기의 정보에 의해 원 영상 없이 워터마크의 추출이 가능하며, LFSR의 초기치를 아는 소유자만이 추출 및 판독이 가능하다. 삽입되는 워터마크는 시각적으로 인지할 수 있는 특정 로고 형태의 2진 영상을 사용하였다. 본 논문에서 제안한 기법은 JPEG과 PEG2000에 적용하여 워터마킹의 요구조건인 강인성(Robustness)과 비인지성(Imperceptibility)을 실험하였으며, 각 공격에 대하여 최대 $5.7\%$정도의 오차율(Error ratio)을 얻었다. 또한 기존의 방법과 비교한 실험에서도 PEG과 JPEG2000의 각 공격에 대해 약 4-5배정도의 우수한 오차 특성을 보여주고 있다.

• 한국전기전자재료학회논문지
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• 제18권3호
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• pp.264-268
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• 2005

A 2.2-inch QCIF+(176${\times}$RGB${\times}$220) TFT-LCD with integrated row driver was developed using a standard amorphous silicon TFT technology. At low temperature, the integrated row driver operation is dramatically effected by the electron drift mobility reduction(■50 %) and the threshold voltage shift (■1V) of the a-Si TFT. We studied the dependency of circuit design and found that higher on-current circuit is important to guarantee good operation in wide temperature range.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2004년도 추계학술대회 논문집 Vol.17
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• pp.559-562
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• 2004

A 2.2-inch QCIF+ $(176{\times}RGB{\times}220)$ TFT-LCD with integrated row driver was developed using a standard amorphous silicon TFT technology. At low temperature $({\sim}-20^{\circ}C)$, the integrated row driver operation is dramatically effected by the electron drift mobility variation $({\sim}50%)$ and the threshold voltage shift $({\sim}1V)$ of the a-Si TFT. We studied the temperature dependency of the circuit design and found that higher on-current circuit is important to guarantee good operation in wide temperature range.

• 전자공학회논문지A
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• 제33A권11호
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• pp.140-151
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• 1996

In this study, we designed the routing structure and logic block of a SRAM cell-based FPGA with symmetrical-array architecture. The designed routing structure is composed of switch matrices, routing channels and I/O blocks, and the routing channels can be subdivided into single length channels, double length channels and global length channels. The interconnection between wires is made through SRAM cell-controlled pass transistors. To reduce the signal delay in pass transistors, we proposed a scheme raising the gate-control voltage to 7V. The designed SRAM cells have built-in shift register capability, so there is no need for separate shift registers. We designed SRAM cells in the LUTs(look-up tables) to enable the wirte operations to be performed synchronously with the clock for ease of system application. Each logic block (LFU) has four 4-input LUTs, flip-flops and other gates, and the LUTs can be used a sSRAM memory. The LFU also has a dedicated carry logic, so a 4-bit adder can be implemented in one LFU. We designed our FPGA using 0.6.mu.m CMOS technology, and simulation shows proper operation of a 4 bit counter at 100MHz.