• 정보보호학회논문지
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• 제13권4호
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• pp.139-149
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• 2003

본 논문에서는 하드웨어 공유와 캐리 보존 덧셈 연산을 이용하여 MD5 알고리즘을 구현하는 면적 효율적인 해쉬 프로세서를 하드웨어로 설계하였다. 면적을 최소화하기 위해, MD5의 1 단계 동작을 2개의 부분 단계로 세분화하고, 각각의 부분 단계 동작을 동일 하드웨어로 구현하는 방식으로 하드웨어 공유를 극대화하였다. 그리고 MD5의 부분 단계를 구성하는 3개의 직렬 캐리 전달 덧셈 동작을 2개의 캐리 보존 덧셈과 1개의 캐리 전달 덧셈으로 변환하여 동작 주파수를 증가시켰다. MD5 해쉬 프로세서는 0.25$\mu\textrm{m}$ CMOS 표준 셀 라이브러리로 합성한 결과 약 13,000개의 게이트 수로 구성되며, 타이밍 분석 결과 설계된 MD5 해쉬 프로세서는 120 MHz의 동작 주파수에서 512 비트 입력 메시지에 대해 465 Mbps의 성능을 갖는다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 추계종합학술대회 논문집(2)
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• pp.148-151
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• 2000

In recent years, security is essential factor of our safe network community. Therefore, data encryption/ decryption technology is improving more and more. Elliptic Curve Cryptosystem proposed by N. Koblitz and V. Miller independently in 1985, require fewer bits lot the same security, there is a net reduction in cost, size, and time. In this paper, we design high speed underlying field arithmetic processor for elliptic curve cryptosystem. The targeting device is VIRTEX V1000FG680 and verified by Xilinx simulator.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.1133-1136
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• 2003

This paper has been studied about the implemention of the data-encription processor and imformation security system. Also in the paper, the brief contents of the verification of the data-encryption algorithm and the method of using HDL-level sources implemented is described. And then this paper has been designed for multi-level data secure system to verify and analyze the data-encryption processor implemented as VHDL.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2006년도 춘계종합학술대회
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• pp.765-768
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• 2006

Processsive ubiquitous networks have impressed us with alternative features, divesity or security. When the diversity from small devices to large machines is in normal states, ubiquitous networks are fundamental and useful. We have developed a mobile processor dedicated to multimedia cryptography. We have focus on the multimedia cryptography by the dedicated processor.

• 정보보호학회논문지
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• 제31권3호
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• pp.473-480
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• 2021

차세대 공개키 암호 고속 연산을 위해서는 목표로 하는 컴퓨터 프로세서의 구조를 활용하여 암호화 기본 연산을 최적화 구현하는 것이 중요하다. 본 논문에서는 RISC-V 프로세서 상에서 차세대 공개키 암호 고속 연산을 위해 핵심 곱셈기 연산을 최적화 구현하는 기법을 제안한다. 특히 RISC-V 프로세서의 기본 연산자를 열 기반 곱셈기 연산알고리즘에 맞추어 최적 구현해봄으로서 이전 연구와 비교 시 256-비트 곱셈의 경우 약 19% 그리고 512-비트 곱셈의 경우 약 8%의 성능 향상을 RISC-V 프로세서 상에서 달성하였다. 마지막으로 RISC-V 프로세서에서 추가적으로 제공되면 곱셈 연산 성능 향상에 도움이 될 수 있는 확장 명령어 셋에 대해서도 확인해 보도록 한다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2005년도 춘계학술발표대회
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• pp.1107-1110
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• 2005

본 논문은 의료영상진단시스템에서의 의료정보보호를 위한TLS 프로세서의 구현에 관하여 기술하였다. DICOM 3.0 standard의 ‘Part 15. DICOM Security Profile’에서는 TLS와 ISCL 두 가지의 Secure Transport Connection Profile을 정의하고 있고, 인증, 데이터의 무결성 보장, 프리아버시 보호의 기능을 할 수 있도록 몇가지의 알고리즘을 사용할 것을 정의하고 있다. 그 중 TLS Security Profile에는 Triple DES CBC모드와, RSA and SHA를 정의하고 있다. 그리하여 본 논문에서는 세 알고리즘의 개별적인 동작 검증을 마친 후 통합된 TLS Processor를 설계하고 검증하였다. 일반적인 Mux만을 이용한 설계는 임베디드 시스템 적용에 있어서 면적을 많이 차지하는 단점이 나타났다. 따라서 면적을 많이 차지하는 레지스터를 줄이기 위해서 세 알고리즘 블록이 같은 레지스터를 공유하도록 설계하였다. 그리고 임베디드시스템 개발 키트인 IFC-ETK100장비의 FPGA에 회로를 올리고 검증하였다.

• 한국정보통신학회논문지
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• 제22권1호
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• pp.109-116
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• 2018

전자서명, 인증 코드, 키 생성 알고리듬 등의 보안 프로토콜에 사용되는 SHA-256 해시 함수를 면적 효율적으로 설계하였다. 설계된 SHA-256 해시 프로세서는 입력 메시지에 대한 패딩 및 파싱 기능을 수행하는 패더 블록을 포함하여 프리프로세싱을 위한 소프트웨어 없이 동작하도록 구현하였다. 라운드 연산을 16-비트 데이터 패스로 구현하여 64 라운드 연산이 128 클록 주기에 처리되도록 하였으며, 이를 통해 저면적 구현과 함께 성능 대비 하드웨어 복잡도 (area per throughput; APT)를 최적화 하였다. 설계된 SHA-256 해시 프로세서는 Virtex5 FPGA로 구현하여 정상 동작함을 확인하였으며, 최대 116 MHz 클록 주파수로 동작하여 337 Mbps의 성능을 갖는 것으로 평가되었다. ASIC 구현을 위해 $0.18-{\mu}m$ CMOS 셀 라이브러리로 합성한 결과, 13,251 GE로 구현되었으며, 최대 동작주파수는 200 MHz로 예측되었다.

• 대한전자공학회논문지SD
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• 제44권7호통권361호
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• pp.71-80
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• 2007

본 논문에서는 와이브로 (WiBro) 무선 인터넷 시스템의 보안 부계층 (Security Sub-layer)을 지원하는 와이브로 보안 프로세서 (WBSec)의 효율적인 하드웨어 설계에 관해 기술한다. 설계된 WBSec 프로세서는 AES (Advanced Encryption Standard) 블록암호 알고리듬을 기반으로 하여 데이터 암호 복호, 인증 무결성, 키 암호 복호 등 무선 네트워크의 보안기능을 처리한다. WBSec 프로세서는 ECB, CTR, CBC, CCM 및 key wrap/unwrap 동작모드를 가지며, 암호 연산만을 처리하는 AES 코어와 암호 복호 연산을 처리하는 AES 코어를 병렬로 사용하여 전체적인 성능이 최적화되도록 설계되었다. 효율적인 하드웨어 구현을 위해 AES 코어 내부의 라운드 변환 블록에 하드웨어 공유기법을 적용하여 설계하였으며, 또한 하드웨어 복잡도에 가장 큰 영향을 미치는 S-box를 체 (field) 변환 방법을 적용하여 구현함으로써 LUT (Look-Up Table)로 구현하는 방식에 비해 약 25%의 게이트를 감소시켰다. Verilog-HDL로 설계된 WBSec 프로세서는 22,350 게이트로 구현되었으며, key wrap 모드에서 최소 16-Mbps의 성능과 CCM 암호 복호 모드에서 최대 213-Mbps의 성능을 가져 와이브로 시스템 보안용 하드웨어 설계에 IP 형태로 사용될 수 있다.

• 정보보호학회논문지
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• 제31권3호
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• pp.309-322
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• 2021

본 연구에서는 저성능 IoT 디바이스에서의 고속 암호화 연산을 지원하기 위해 블록암호 알고리즘 ARIA의 RISC-V 프로세서상에서의 고속 연산을 위한 확장 명령어 셋을 추가한다. 하드웨어상에서의 효율적인 구조로 ARIA 알고리즘을 구현하여 32bit 프로세서에서 동작하기 때문에 효과적인 확장 명령어 셋을 구현한다. 기존의 소프트웨어 암호화 연산과 비교하여 유의미한 성능 향상을 보인다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2005년도 ICCAS
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• pp.374-376
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• 2005

In this paper, we presented our implementation of 3DES and HMAC-MD5 processing functionality in Intel? IXP 2400 platform. It can be used as encryption and authentication engine for VPNs such as IPsec and SSL.