• 대한전자공학회논문지SD
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• 제37권8호
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• pp.1-8
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• 2000

0.3 g의 하드디스크 드라이브에 사용될 수 있는 마그네틱 헤드를 장착할 수 있는 트랙 추적용 마이크로 액추에이터를 제작하였다. 이 액추에이터는 정전방식을 적용하였으며 2${\mu}m$ 두께의 열산화막과 20${\mu}m$ 두께의 실리콘 막이 직접접합된 SOI 웨이퍼를 이용하여 단지 3장의 마스크만을 사용하여 제작하였다. 고유진동수는 18.5 kHz이고 15 V DC와 15 V AC 전압이 동시에 가해진 상황에서 그 변위가 1.4 ${\mu}m$이였고 이때 30 V일 때 50 N의 정전력을 나타내었다. 또한 2.21 kHz의 서보 주파수 대역에서 이득여유가 7.51 dB이고 위상여유가 50.98$^{\circ}$이였다. 따라서 이 트랙추적 마이크로 액추에이터는 10 Gb/in$^2$의 기록밀도를 요구하는 하드디스크 드라이브에 충분히 이용될 수 있을 것이다.

• ETRI Journal
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• 제26권6호
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• pp.575-582
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• 2004

Fully-depleted silicon-on-insulator (FD-SOI) devices with a 15 nm SOI layer thickness and 60 nm gate lengths for analog applications have been investigated. The Si selective epitaxial growth (SEG) process was well optimized. Both the single- raised (SR) and double-raised (DR) source/drain (S/D) processes have been studied to reduce parasitic series resistance and improve device performance. For the DR S/D process, the saturation currents of both NMOS and PMOS are improved by 8 and 18%, respectively, compared with the SR S/D process. The self-heating effect is evaluated for both body contact and body floating SOI devices. The body contact transistor shows a reduced self-heating ratio, compared with the body floating transistor. The static noise margin of an SOI device with a $1.1\;{\mu}m^2$ 6T-SRAM cell is 190 mV, and the ring oscillator speed is improved by 25 % compared with bulk devices. The DR S/D process shows a higher open loop voltage gain than the SR S/D process. A 15 nm ultra-thin body (UTB) SOI device with a DR S/D process shows the same level of noise characteristics at both the body contact and body floating transistors. Also, we observed that noise characteristics of a 15 nm UTB SOI device are comparable to those of bulk Si devices.

• 동력기계공학회지
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• 제5권2호
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• pp.36-42
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• 2001

This paper deals with finite element analyses of residual stresses causing popping up which are induced in micromachining processes of a microaccelerometer sensors. The paddle of the micro accelerometer sensor is designed symmetric with respect to the direction of the beam. After heating the tunnel gap up to 100 degree and get it through the cooling process and the additional beam up to 80 degree and get it through the cooling process. We learn the thermal internal stresses of each shape and compare the results with each other, after heating the tunnel gap up to 400 degree during the Pt deposition process. Finally we find the optimal shape which is able to minimize the internal stresses of microaccelerometer sensor. We want to seek after the real cause of this pop up phenomenon and diminish this by change manufacturing processes of microaccelerometer sensor by electrostatic force.

• 한국진공학회지
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• 제17권3호
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• pp.199-203
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• 2008

$O_2$ 플라즈마를 이용한 표면처리 공정이 Bio-FET (biologically sensitive field-effect transistor)에 미치는 영향을 조사하기 위하여, SOI (Silicon-on-Insulator) wafer와 sSOI (strained- Si-on-Insulator) wafer를 이용하여 pseudo-MOSFET을 제작하고 $O_2$ 플라즈마를 이용하여 표면처리를 진행하였다. 제작된 시료들은 back gated metal contact junction 방식으로 측정되었다. $I_D-V_G$ 특성과 field effect mobility 특성의 관찰을 통하여 $O_2$ 플라즈마 표면처리에 따른 각 시료들의 전기적 특성 변화에 대하여 관찰하였다. 그리고 $O_2$ 플라즈마 표면처리 과정에서 플라즈마에 의한 손상을 받은 시료들은 2% 수소희석가스 ($H_2/N_2$)를 이용한 후속 열처리 공정을 진행한 후 전기적 특성이 향상되는 것을 관찰할 수 있었다. 이는 수소희석가스를 이용한 후속 열처리 공정을 통하여 산화막과 Si 사이의 계면 준위와 산화막 내부의 전하 포획 준위를 감소시켰기 때문이다.

• 한국전기전자재료학회논문지
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• 제19권10호
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• pp.894-900
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• 2006

This paper reports the fabrication and characterization of $32{\times}32$ thermal cantilever array for nano-scaled memory device applications. The $32{\times}32$ thermal cantilever array with integrated tip heater has been fabricated with micro-electro-mechanical systems(MEMS) technology on silicon on insulator(SOI) wafer using 9 photo masking steps. All of single-level cantilevers(1,024 bits) have a p-n junction diode in order to eliminate any electrical cross-talk between adjacent cantilevers. Nonlinear electrical characteristic of fabricated thermal cantilever shows its own thermal heating mechanism. In addition, n-channel high-voltage MOSFET device is integrated on a wafer for embedding driver circuitry.

• Applied Microscopy
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• 제42권3호
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• pp.151-157
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• 2012

The microstructure of various shapes of stacking fault pyramids (SFPs) formed in multiple implant/anneal Separation by Implanted Oxygen (SIMOX) material were investigated by plan-view and cross-sectional transmission electron microscopy. In the multiple implant/anneal SIMOX, the defects in the top silicon layer are confined at the interface of the buried oxide layer at a density of ${\sim}10^6\;cm^{-2}$. The dominant defects are perfect and imperfect SFPs. The perfect SFPs were formed by the expansion and interaction of four dissociated dislocations on the {111} pyramidal planes. The imperfect SFPs show various shapes of SFPs, including I-, L-, and Y-shapes. The shape of imperfect SFPs may depend on the number of dissociated dislocations bounded to the top of the pyramid and the interaction of Shockley partial dislocations at each edge of {111} pyramidal planes.

• JSTS:Journal of Semiconductor Technology and Science
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• 제7권3호
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• pp.183-195
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• 2007

MEMS technology is proven to be an enabling technology to realize many components for optical networking applications. Due to its widespread applications, VOA has been one of the most attractive MEMS based key devices in optical communication market. Micromachined shutters and refractive mirrors on top of silicon substrate or on the device layer of SOI (Silicon-on-insulator) substrate are the approaches trapped tremendous research activities, because such approaches enable easier alignment and assembly works. These groups of devices are known as the planar VOAs, or two-dimensional (2-D) VOAs. In this review article, we conduct the comprehensively literature survey with respect to MEMS based planar VOA devices. Apparently MEMS VOA technology is still evolving into a mature technology. MEMS VOA technology is not only the cornerstone to support the future optical communication technology, but the best example for understanding the evolution of optical MEMS technology.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2010년도 제39회 하계학술대회 초록집
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• pp.242-242
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• 2010

SiO2박막을 이온 감지막으로 이용한 pH농도센서를 제작하였다. 현재 많은 연구중인 pH센서, pH-ISFET(pH-Ion Sensitive Field Effect Transistor)는 용액과 기준전극간의 전기화학적 변위차를 이용하여 pH를 센싱한다. pH-ISFET는 기존 CMOS공정을 그대로 이용할 수 있고, 이온감지막의 변화만으로 다양한 센서를 제작할 수 있어 최근 많은 연구가 진행 중이다. 하지만 FET를 제작하기 위한 공정의 복잡성과 용액의 전위를 정해주고 FET에 바이어스를 인가해줄 기준전극이 반드시 필요하다는 제한성이 있다. 따라서 본 연구에서는 SOI 기판을 이용하여 간단한 구조의 pH센서를 제작하였다. 센서는 (100)결정면을 가지는 p-타입 SOI(Silicon On Insulator)기판을 사용하였으며 포토리소그래피 공정을 이용하여 back-gated MOSFET구조로 제작하였다. 이온감지막으로 사용할 SiO2박막은 RF 스퍼터링을 이용하여 $100{\AA}$ 증착하였다. 바이어스는 기존 pH-ISFET와는 다르게 기준전극 대신 기판을 backgate로 사용하여 FET에 바이어스를 인가해 주었다. pH 용액 주입을 위해 PDMS재질의 챔버를 제작하고 실리콘글루를 이용하여 센서에 부착하였다. pH12부터 pH4까지 단계적으로 누적시키며 챔버에 주입하였고, pH에 따른 드레인전류의 변화를 관찰하였다. pH용액을 챔버에 주입시, pH농도에 따라 제작된 센서의 문턱전압이 오른쪽으로 이동하는 결과를 관찰할 수 있었다. 결과적으로, 구조가 간단한 pseudo MOSFET을 이용하여 pH센서의 적용가능성을 확인하였으며 SiO2박막 역시 본 pH센서의 이온감지막의 역할과 센서의 안정성을 향상시킬 수 있다는 점을 확인하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제10권4호
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• pp.265-275
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• 2010

In this work, reliable methodology for device design is presented. Based on this method, the underlap length has been optimized for minimizing the gateinduced drain leakage (GIDL) in a 22-nm node 4-terminal (4-T) silicon-on-insulator (SOI) fin-shaped field effect transistor (FinFET) by TCAD simulation. In order to examine the effects of underlap length on GIDL more realistically, doping profile of the source and drain (S/D) junctions, carrier lifetimes, and the parameters for a band-to-band tunneling (BTBT) model have been experimentally extracted from the devices of 90-nm channel length as well as pnjunction test element groups (TEGs). It was confirmed that the underlap length should be near 15 nm to suppress GIDL effectively for reliable low standby power (LSTP) operation.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2000년도 춘계학술대회 논문집 전자세라믹스 센서 및 박막재료 반도체재료 일렉트렛트 및 응용기술
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• pp.47-51
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• 2000

A modified direct bonding technique employing a wet chemical deposition of $SiO_2$ film on a wafer surface to be bonded is proposed for the fabrication of Si-$SiO_2$-Si structures. Structural and electrical quality of the bonded wafers is studied. Satisfied insulating properties of interfacial $SiO_2$ layers are demonstrated. Elastic strain caused by surface morphology is investigated. The diminution of strain in the grooved structures is semi-quantitatively interpreted by a model considering the virtual defects distributed over the interfacial region.