• 전기전자학회논문지
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• 제22권4호
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• pp.886-895
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• 2018

본 논문에서는 NIST에서 발표한 Secure Hash Algorithm(SHA) 표준의 최신 버전인 SHA-3 해시 함수의 하드웨어 구현과 함께 보안 SoC 응용을 위한 ARM Cortex-M0 인터페이스 구현에 대해 기술한다. 최적화된 설계를 위해 5 가지 하드웨어 구조에 대해 하드웨어 복잡도와 성능의 교환조건을 분석하였으며, 분석 결과를 토대로 라운드 블록의 데이터패스를 1600-비트로 결정하였다. 또한, 라운드 블록과 64-비트 인터페이스를 갖는 패더를 하드웨어로 구현하였다. SHA-3 해시 프로세서, Cortex-M0 그리고 AHB 인터페이스를 집적하는 SoC 프로토타입을 Cyclone-V FPGA 디바이스에 구현하여 하드웨어/소프트웨어 통합 검증을 수행하였다. SHA-3 프로세서는 Virtex-5 FPGA에서 1,672 슬라이스를 사용하였으며, 최대 289 Mhz의 클록 주파수로 동작하여 5.04 Gbps의 처리율을 갖는 것으로 예측되었다.

• 정보보호학회논문지
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• 제25권4호
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• pp.749-757
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• 2015

스마트 시대가 도래함에 따라 스마트 기기의 사용이 점차 늘고 있다. 스마트 기기는 인류의 편의를 제공하여 널리 사용하고 있지만 정보가 노출될 위험이 존재한다. 이러한 문제를 보안하기 위해 스마트 기기는 자체적으로 다양한 암호 알고리즘이 포함되어 있다. 이 중 해시함수는 데이터 무결성, 인증, 서명 등의 알고리즘을 수행하기 위해 필수적으로 사용되는 암호 알고리즘이다. 최근 SHA-1의 충돌 저항성에 문제가 제기되면서 안전성에 문제가 생기게 되었고 SHA-1을 기반으로 한 현재 표준 해시함수인 SHA-2 또한 머지않아 안전성에 문제가 생길 것이다. 이에 따라 2012년 NIST는 KECCAK알고리즘을 새로운 해시함수 표준인 SHA-3로 선정하였고 이 알고리즘에 대한 다양한 환경에서의 구현이 필요해졌다. 본 논문에서는 SHA-3로 선정된 KECCAK 알고리즘과 기존의 해시 함수인 SHA-2를 ARM-11 프로세서에 구현하고 성능을 비교 분석하여 시사점을 도출하였다.

• 한국컴퓨터정보학회논문지
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• 제19권10호
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• pp.81-89
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• 2014

본 논문에서는 서버로의 중복파일을 업로드 방지를 위하여 SA 해쉬 알고리즘을 제안하고 이를 이용하여 서버 시스템을 설계한다. SA 해쉬 값으로 동일한 파일이 서버에 있는 지 검사하고 존재한다면 클라이언트에게 업로드를 받지 않고 기존 파일을 이용하는 방법으로 효율적인 시스템 설계를 할 수 있게 되는 것이다. 중복파일 검사를 할 수 있는 SA 해쉬 알고리즘은 출력하고자 하는 비트 수 n을 한 블록으로 하고 원본 파일을 블록 단위로 나누게 된다. 원본 파일의 mod i 비트와 출력 해쉬 값의 i 비트를 XOR 연산을 하게 된다. 이렇게 반복적으로 원본 파일 길이까지 XOR연산을 하는 것이 SA 해쉬 알고리즘의 메인 루틴이다. 기존 해쉬 함수인 MD5, SHA-1, SHA-2보다 중복파일 업로드 방지 서버 시스템에 적합한 해쉬 함수인 SA 해쉬 알고리즘을 통해 시간 및 서버 스토리지 용량의 절약을 도모할 수 있다.

• 대한전자공학회논문지SD
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• 제47권4호
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• pp.41-49
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• 2010

본 논문은 다중 언폴딩 기법을 이용한 고속 SHA-1 해쉬 알고리즘 구현 방법을 제시하였다. 제안된 SHA-1 해쉬 구조는 알고리즘의 반복적인 단계 연산을 언폴딩한 후 연산의 순서를 재 배열하고, 임계경로에 포함된 연산의 일부를 이전 단계에서 선행연산하여 임계경로의 길이를 줄였다. 제안된 SHA-1 해쉬 구조는 최대 118 MHz의 동작주파수에서 5.9 Gbps 처리량을 나타낸다. 이는 기존의 SHA-1 보다 전송량이 26% 증가하였고, 회로 크기가 32% 감소하는 결과를 얻었다. 또한 이 논문에서는 여러 개의 SHA-1 모듈을 시스템 레벨에서 병렬로 연결하여 여러 개의 SHA-1을 다중 처리하여 고속화를 할 수 있는 모델을 제안했다. 이 모델은 하나의 SHA-1을 사용하는 것보다 빠르게 데이터를 처리할 수 있고 입력되는 데이터의 최소한의 지연으로 처리 가능하다. 제안된 모델은 입력되는 데이터가 지연 없이 처리 되도록 하기 위해 필요로 하는 SHA-1의 FPGA 수를 구할 수도 있다. 고속화된 SHA-1은 압축된 메시지에 유용하게 사용될 수 있고 모바일 통신이나 인터넷 서비스 등의 강한 보안에 널리 이용가능하다.

• 한국항행학회논문지
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• 제20권1호
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• pp.72-78
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• 2016

리눅스는 초창기부터 사용자 패스워드의 암호화를 위해 해시 알고리즘인 MD-5를 사용해 왔다. 최근 보안성이 강화된 패스워드 관리가 요구되면서 엔터프라이즈 리눅스 시스템에서는 MD-5보다 더욱 높은 신뢰성을 보이는 SHA-512 알고리즘을 사용하고 있다. 본 논문에서는 해시 및 암호화 알고리즘의 특징에 대해 비교 분석하고, 리눅스 사용자 정보의 관리 체제에 대해 알아본다. 이러한 분석을 기반으로 사용자 패스워드에 적용된 해시 알고리즘의 보안성에 대해 분석하고, 추가적으로 Apache, PHP, MySQL과 같은 공개 소프트웨어 파일 검증에 사용되는 해시 알고리즘 적용 사례를 분석한다. 마지막으로 관련 보안 도구인 John The Ripper를 분석하여 사용자 패스워드 관리를 통한 시스템 보안 강화 방법을 제시한다.

• 한국정보통신학회논문지
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• 제22권1호
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• pp.109-116
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• 2018

전자서명, 인증 코드, 키 생성 알고리듬 등의 보안 프로토콜에 사용되는 SHA-256 해시 함수를 면적 효율적으로 설계하였다. 설계된 SHA-256 해시 프로세서는 입력 메시지에 대한 패딩 및 파싱 기능을 수행하는 패더 블록을 포함하여 프리프로세싱을 위한 소프트웨어 없이 동작하도록 구현하였다. 라운드 연산을 16-비트 데이터 패스로 구현하여 64 라운드 연산이 128 클록 주기에 처리되도록 하였으며, 이를 통해 저면적 구현과 함께 성능 대비 하드웨어 복잡도 (area per throughput; APT)를 최적화 하였다. 설계된 SHA-256 해시 프로세서는 Virtex5 FPGA로 구현하여 정상 동작함을 확인하였으며, 최대 116 MHz 클록 주파수로 동작하여 337 Mbps의 성능을 갖는 것으로 평가되었다. ASIC 구현을 위해 $0.18-{\mu}m$ CMOS 셀 라이브러리로 합성한 결과, 13,251 GE로 구현되었으며, 최대 동작주파수는 200 MHz로 예측되었다.

• 융합보안논문지
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• 제16권7호
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• pp.113-120
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• 2016

본 논문은 SHA-1 암호 알고리즘의 최대 임계 지연과 유사한 연산 지연을 갖는 새로운 고속 SHA-1 파이프라인 구조를 제안한다. 기존 SHA-1 파이프라인 구조들은 하나의 단계연산 혹은 언폴딩된 단계연산에 기반한 파이프라인 구조를 갖는다. 파이프라인 실행에 따른 병렬 처리로 성능은 크게 향상되나, 라운드의 모든 단계연산을 언폴딩하였을 때와 비교하여 최대 임계 지연의 크기가 증가한다. 제안한 파이프라인 스테이지 회로는 라운드의 최대 임계 지연을 반복 연산 수로 나눈 만큼의 지연 시간을 갖도록 구성함으로써, 불필요한 레이턴시 증가를 방지하였다. 실험 결과, 회로크기에 따른 동작속도 비율에서 제안된 SHA-1 파이프라인 구조는 0.99 및 1.62로 기존 구조에 비해 우월함을 증명하였다. 제안된 파이프라인 구조는 반복 연산을 갖는 다양한 암호 및 신호 처리 회로에 적용 가능할 것으로 기대된다.

• Journal of Information Processing Systems
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• 제8권1호
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• pp.119-132
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• 2012

Recently, a fast and secure hash function SFHA - 256 has been proposed and claimed as more secure and as having a better performance than the SHA - 256. In this paper an improved version of SFHA - 256 is proposed and analyzed using two parameters, namely the avalanche effect and uniform deviation. The experimental results and further analysis ensures the performance of the newly proposed and improved SFHA-256. From the analysis it can be concluded that the newly proposed algorithm is more secure, efficient, and practical.

• 한국멀티미디어학회논문지
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• 제11권6호
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• pp.845-851
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• 2008

The ID/password method is the most classical method among authentication techniques on the internet, and is performed more easily and successfully than other methods. However, it is a vulnerable method against attacks such as eavesdropping or replay attack. To overcome this problem, OTP technique is used. The most popular OTP is HOTP algorithm, which is based on one-way hash function SHA-1. As recent researches show the weakness of the hash function, we need a new algorithm to replace HOTP. In this paper we propose a new OTP algorithm using the MAC(Message Authentication Code) based on AES. We also show that the new OTP outperforms HOTP experimentally.

• 정보보호학회논문지
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• 제13권4호
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• pp.139-149
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• 2003

본 논문에서는 하드웨어 공유와 캐리 보존 덧셈 연산을 이용하여 MD5 알고리즘을 구현하는 면적 효율적인 해쉬 프로세서를 하드웨어로 설계하였다. 면적을 최소화하기 위해, MD5의 1 단계 동작을 2개의 부분 단계로 세분화하고, 각각의 부분 단계 동작을 동일 하드웨어로 구현하는 방식으로 하드웨어 공유를 극대화하였다. 그리고 MD5의 부분 단계를 구성하는 3개의 직렬 캐리 전달 덧셈 동작을 2개의 캐리 보존 덧셈과 1개의 캐리 전달 덧셈으로 변환하여 동작 주파수를 증가시켰다. MD5 해쉬 프로세서는 0.25$\mu\textrm{m}$ CMOS 표준 셀 라이브러리로 합성한 결과 약 13,000개의 게이트 수로 구성되며, 타이밍 분석 결과 설계된 MD5 해쉬 프로세서는 120 MHz의 동작 주파수에서 512 비트 입력 메시지에 대해 465 Mbps의 성능을 갖는다.