• 대한전자공학회논문지SD
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• 제37권3호
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• pp.55-61
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• 2000

본 논문에서는 MPEG-2 비디오 인코더의 프레임 인터페이스 모듈에 대한 효율적인 하드웨어 구조를 제안한다. 인코더 모듈과 SDRAM 사이의 메모리 버퍼 크기를 줄이기 위해, 한 매크로 블록에 필요한 메모리액세스 시간을 dual-bank 동작과 버스트 길이 변화를 사용하여 필요 클럭 수를 최소화 한다. 이 최소화된 메모리 액세스 방법으로 인해 남는 클럭 사이클을 랜덤 액세스 횟수로 할당함으로써, 내부버퍼 크기, 데이터버스의 폭과 제어논리회로의 크기를 줄일 수 있었다. 제안된 프레임 메모리 모듈은 54㎒의 주파수에서 동작하며 설계된 라이브러리는 VTI/sup тм/ 0.5㎛ CMOS TLM 표준셀공정을 사용하였다. 제안된 구조를 C-code하드웨어 모델에 의해 생성된 테스트 벡터와 합성된 회로의 모의실험 결과를 비교함으로써 검증하였다. 제안된 구조의 버퍼 면적은 기존 구조의 버퍼 면적의 40%로 줄일수 있었다.

• 대한전자공학회논문지SD
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• 제37권11호
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• pp.25-35
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• 2000

금속-산화막-반도체 소자의 산화막에 존재하는 느린 준위에 의한 전류반응 특성을 양방향 전류-전압 측정기술을 적용하여 분석하였다. 게이트 바이어스에 따라 나타나는 충전 및 방전시의 순간전류를 유지시간, 지연시간, 전자주입 방향 및 전자주입량, 그리고 전자 주입후 상온 방치시간의 함수로서 조사하였다. 느린 준위의 전하교환에 따른 전류 성분을 게이트 전압에 따라 실리콘 내 캐리어의 이동에 의해 나타나는 변위전류와 분리하여 해석하였다. 충전 및 방전시 나타나는 전하교환 전류는 산화막내 정전하 밀도뿐만 아니라 계면준위 밀도에도 크게 의존이 되며, 본 연구에서는 느린 준위의 전하교환 메카니즘을 제시하였다.

• 대한전자공학회논문지SD
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• 제41권6호
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• pp.33-41
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• 2004

본 논문에서는, 편광측정법에 의한 광섬유 전류 센서(P-FOCS)를 실험·제작하여, 실제 필드에 적용할 수 있는 P-FOCS의 상용화 가능성에 대하여 연구하였다. P-FOCS는 인가된 전류에 의해 발생한 자기장에 비례하는 Faraday 회전각을 측정함으로서 인가된 전류를 측정한다. P-FOCS의 센싱 광섬유로는 저복굴절 광섬유를 사용하여 밴딩에 의한 선복굴절의 영향을 최소화하였으며, 벌크(bulk)한 광학소자의 사용으로 인한 광 손실을 막기 위해 전 광섬유 소자를 사용하였다. 또한, 구성된 신호처리회로는 광섬유 소자들의 연결부에서의 손실로 인한 출력 신호의 강도 변화를 제거하기 위해 사용된다. Faraday 회전각은, 632.8nm 파장의 광원을 이용하여 권선수가 약 1500인 솔레노이드에 전류를 인가해 7500A의 전류원의 효과를 얻도록 하여, 솔레노이드 내부에 센싱 광섬유를 통과시켜 측정하였다. $1000A{\sim}7500A$ 범위에서, 선형성의 측정 오차는 약 1.5% 이내였다.

• 대한전자공학회논문지SD
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• 제40권4호
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• pp.51-57
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• 2003

통신망 및 그 이외의 네트워크 환경의 발전은 사회적으로 중요한 문제를 발생시켰다. 이러한 문제점 중 가장 중요한 것이 네트워크 보안 문제이다. 보안과 관련된 문제점들은 해킹, 크랙킹과 같은 방법으로 반 보안 분야를 확장시키며 발전되었다. 새로운 암호 알고리즘의 발달 없이 해커나 크래커로부터 데이터를 보호하기 위해서는 기존과 같이 키의 길이를 증대하거나 처리 데이터의 양을 증대시키는 방법 밖에는 없다. 본 논문에서는 공개키 암호 알고리즘의 몽고메리 승산부에서 처리속도를 감소시키기 위한 M3 알고리즘을 제안하였다. 매트릭스 함수 M(·)과 룩업테이블을 사용하는 제안된 M3 알고리즘은 몽고메리 승산부의 반복 연산부를 선택적으로 수행하게 된다. 이러한 결과로 변형된 반복 변환 부분은 기존 몽고메리 승산기에 비하여 30%의 처리율 향상을 가져왔다. 제안된 몽고메리 승산 M3 알고리즘은 캐리 생성부의 어레이 배열과 가변 길이 오퍼랜드 감소로 인한 병목 현상을 줄일 수 있다. 그러므로 본 논문에서는 제안된 M3 알고리즘을 공개키 암호시스템의 대표적인 시스템인 RSA에 적용하여 M3-RSA를 설계하였으며 설계 및 모의실험은 Synopsys ver 1999.10을 사용하였다. M3 알고리즘은 기존 승산알고리즘에 비하여 30%의 처리속도 증가를 보임으로서 크랙 및 처리율 향상에 영향이 많은 공개키 암호시스템에 적합하리라 사료된다.

• 대한전자공학회논문지SD
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• 제39권4호
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• pp.10-18
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• 2002

본 논문에서는 IPS모드의 액정 셀에서 전압에 따른 액정 거동을 수치 해석적으로 계산하는 방법을 보고한다. 액정 거동을 해석하기 위해 복잡한 구조에 적용이 용이한 3차원 유한 요소법을 사용하여 액정 셀 내부의 전압 분포와 전계 분포를 계산하였다. 전기 에너지와 액정 분자의 탄성 에너지로 이루어지는 액정 셀 내부의 자유에너지 밀도를 고려하였으며, 에릭슨-레슬리(Ericksen-Leslie) 방정식과 라플라스(Laplace) 방정식을 해석함으로서 액정 셀의 스위칭 특성을 계산하였다. 24㎛×12㎛×4.5㎛ 사이즈의 IPS 모드 액정 셀에 대하여 1,859개의 노드와 8,640개의 사면체 요소를 생성하여 16ms까지 과도 해석하였다. 그 결과, 전극 위 부분을 제외한 영역에서 횡방향의 전계가 형성되었고, 전극 위 영역에서 전경선(disclination)이 발생하는 것을 확인하였다.

• 대한전자공학회논문지SD
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• 제46권3호
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• pp.10-19
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• 2009

본 논문에서는 다중위상래핑과 실수값 함수를 이용하는 효율적인 광 워터마킹을 제안하였다. 원 영상 삽입 과정에서 숨겨야 될 두 원 영상을 제로 패딩 시켜서 입력 평면의 두 개의 사분면에 하나씩 위치시킨 후 푸리에 변환을 수행하고 다중위상래핑을 적용하여 무작위 정 실수 값을 가지는 패턴을 생성시킨 후 하나의 실수부를 취하여 복호화 키를, 두 패턴 모두의 허수부의 합을 취하여 은닉영상을 생성시킨다. 위에서 생성된 은닉영상을 인간 시각으로는 감지 할 수 없도록 감쇄화 시킨 후 커버 영상과 일차 선형 변환 시켜서 배포영상을 제작한다. 복호화 과정에서는 배포영상과 복호화 키가 곱해져서 광학적인 역 푸리에 변환을 수행하고 출력 평면에서 원점에 대하여 대칭인 원영상이 간단히 복원된다. 컴퓨터 모의 실험과 광실험을 통하여 제안된 워터마킹이 광학적인 시스템에 적용 가능함을 확인하였다.

• 대한전자공학회논문지SD
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• 제46권12호
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• pp.58-65
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• 2009

본 논문에서는 캐패시터로 상승 시간과 하강 시간을 조절하고 슈미트 트리거의 스위칭 전압을 이용한 데드 타임 회로를 갖는 고전압 구동 IC (High Voltage Gate Driver IC)를 설계하였다. 설계된 고전압 구동 IC는 기존 회로와 비교하여 온도에 따 른 데드 타임 변동을 약 52% 줄여 하프브리지 컨버터의 효율을 증대시켰으며 캐패시터 값에 따라 가변적인 데드 타임을 가진다. 또한 숏-펄스 (short-pulse) 생성회로를 추가하여 상단 레벨 쉬프트 (High side part Level shifter)에서 발생하는 전력소모를 기존의 회로에 비해 52% 감소 시켰고, UVLO를 추가하여 시스템의 오동작을 방지하여 시스템의 안정도를 향상시켰다. 제안한 회로를 검증하기 위해 Cadence의 Spectre을 이용하여 시뮬레이션 하였고 1.0um 공정을 이용하였다.

• 대한전자공학회논문지SD
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• 제37권7호
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• pp.7-16
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• 2000

본 논문에서는 DRAM 셀 내의 셀 캐패시턴스 및 기생 캐패시턴스를 수치 해석적으로 계한하여 추출하는 방법과 그 적용 예를 보고한다. 셀 캐패시턴스 및 기생 캐패시턴스를 계산하기 위하여 유한요소법을 적용하였다. 시뮬레이션의 구조를 정의하기 우하여, 마스크 레이아웃 데이터 및 공정 레시피를 이용한 토포그래피 시뮬레이션을 수행하고, 토포그래피 시뮬레이션을 통해 DRAM 셀 구조를 생성하기 위해 필요한 데이터를 얻었다. 이를 기반으로 하여, 마스크 데이터 기반의 3차원 솔리드 모델링 방법을 적용하여 시뮬레이션 구조를 생성하였다. 시뮬레이션에 사용된 구조는 $2.25{\times}175{\times}3.45{\mu}m^3$ 크기이며, 4개의 셀 캐패시터를 갖는다. 또한 70,078개의 노드와 395,064개의 사면체로 구성되었다. 시뮬레이션을 위해 ULTRA SPARC 10 웨크스테이션에서 약 25분의 CPU 시간을 소요하였으며, 약 201메가바이트의 메모리를 사용하였다. 시뮬레이션을 통하여 계산된 셀 캐패시턴스는 셀당 24fF이며, DRAM 셀 내에서 가장 주요한 기생 캐패시턴스 성분을 규명하였다.

• 대한전자공학회논문지SD
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• 제46권5호
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• pp.15-24
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• 2009

본 논문은 유사랜덤 방식의 BIST를 기반으로 하여 스캔 shifting시의 transition을 획기적으로 줄여 주었던 transition freezing 기법과 새롭게 제안하는 고장검출율 100%를 위한 pattern mapping 기법을 결합한 효과적인 저전력 BIST구조에 대해 제안한다. Transition freezing 기법으로 생성된 고연관의 저전력 패턴은 패턴 인가 초기에는 많은 수의 고장을 검출해 내지만, 패턴의 수가 점점 늘어날수록 랜덤 저항 고장의 증가로 인해 추가적인 고장 검출에는 한계가 있었다. 이러한 비검출 고장에 대해 ATPG를 통한 테스트 패턴을 생성하여, 고장을 검출하지 못하는 frozen pattern과 mapping을 함으로써 기 생성된 패턴을 재활용하여 인가되는 패턴의 수와 테스트 시간을 줄임으로써 전력 소모량을 줄일 수 있었다.

• 대한전자공학회논문지SD
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• 제45권2호
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• pp.28-33
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• 2008

본 논문에서는 클록 손실 측정 기법을 이용한 디지털 디스플레이 인터페이스(Digital Display Interface: DDI)용 이퀄라이저를 제안한다. 제안하는 클록 손실 측정 기법은 최저 전압 유지 회로를 사용하여서 채널의 손실 정보를 추출한다. 추출된 손실 정보는 이퀄라이저 필터에 인가되며, 시스템의 안정도를 증가시키기 위해 제안된 이퀄라이저는 피드포워드 구조(Feedforward Loop)로 구현된다. 제안된 이퀄라이저는 0.18um CMOS 공정으로 제작되었으며, 실험 결과 채널 손실이 -33dB인 경우에 1.65Gbps의 신호들이 최소 0.7UI의 Eye Width를 가지게 된다. 또한 최대 10mW 이하의 전력을 소모하며, $0.127mm^2$ 의 유효면적을 차지한다.