• 한국정보과학회논문지:시스템및이론
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• 제34권12호
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• pp.656-664
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• 2007

Field-Programmable Gate Arrays는 사용자가 프로그램이 가능한 혁신적인 대규모 집적 회로이며 값싸고 빠르게 주문자가 원하는 VLSI 구현할 수 있는 장점을 가지고 있다. 그러나 특정 목적의 프로그램의 속도가 증가했을 때 FPGA가 연산하는 동안의 전력 소모와 연결선의 지연이 FPGA를 프로그램 하는데 중요한 문제점이 된다. 특히 기존 구조에서 사용되는 내부연결선이 전체 FPGA의 전력 중 65%를 소모한다. 이로 인하여 내부연결선이 전력 소모에 큰 영향을 주기 때문에 배선 시 연결선의 길이와 블록 간의 연결선을 줄임으로써 전력 소모를 줄일 수 있다. 배선 시 내부연결선을 줄이기 위한 방안으로 3차원 FPGA가 제안되었다. 하지만 구조의 복잡해짐으로써 오히려 스위치에서 물리적인 연결선들은 더욱 증가하고 스위치의 면적이 증가하는 문제점을 가지게 되었다. 본 논문에서는 복잡성을 낮추어서 물리적인 내부 연결선의 길이를 줄이고, 배선시의 연결선의 길이를 3차원 FPGA만큼 줄일 수 있는 FPGA구조를 제안한다. 그리고 ISE 의 FPGA Editor와 배선 시 길이를 예측하는 프로그램을 사용하여 Xilinx사의 Virtex II FPGA와 3D FPGA의 연결선 구성을 비교한다.

• 전자공학회논문지CI
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• 제46권3호
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• pp.77-85
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• 2009

태스크의 실행시간은 다양한 입력 데이터에 따라 가변적일 수 있다. 최악의 실행시간을 만족하도록 높은 성능의 프로세서를 사용하면 하드웨어 비용이 증가하고 에너지 소비가 늘어나게 된다. 따라서 적절히 낮은 성능의 프로세서를 적용하기 위해서는, 스케줄링에서는 프로세서의 용량을 최대한 활용하되 가끔씩 일부 태스크가 마감시한을 초과하더라도 다른 태스크에는 영향을 미치지 않도록 제한하는 것이 필요하다. 본 논문에서 제시하는 SBP (Shared Bandwidth Partitioning)는 프로세서의 공유 대역폭을 확보하여 태스크들이 나누어 사용할 수 있도록 하였다. 실행시간이 길어지는 태스크는 이 공유대역폭의 일부를 분할하여 사용하도록 한다. 시뮬레이션으로 평가한 결과, SBP는 기존의 알고리즘들에 비해서 개선된 결과를 얻을 수 있었다. 스케줄링 결과의 질에 해당하는 마감시한 초과 비율이 낮아지고 시스템의 오버헤드에 해당하는 문맥교환 횟수도 감소하는 것을 확인하였다.

• 전기전자학회논문지
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• 제27권4호
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• pp.573-578
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• 2023

본 논문에서는 고성능 디지털 위상 고정 루프(DPLL)에 적용 가능한 새로운 잠금 기법을 소개한다. 이 연구는 LC 기반 디지털 제어 발진기(DCO)에서 발생하는 양자화 오류를 줄이기 위해 추가 서모미터 코드를 사용한다. 본 방식은 전체 DCO 코드를 서모미터 방식으로 구현하지 않음에도 불구하고 높은 선형성을 통해 양자화 오류를 감소시킨다. 초기 잠금 단계에서 바이너리 코드를 사용하고, 잠금이 완료되면 서모미터 코드로 전환하여 높은 주파수 대비 선형성과 낮은 지터 특성을 달성한다. 이 접근법은 낮은 DCO 이득(Kdco) 값을 요구하는 응용에서 서모미터 코드만을 사용하는 기존 방식과 비교하여 스위치의 수를 현저히 줄이고 발진기의 면적을 최소화한다. 또한, 지터 특성은 서모미터 코드만을 사용하는 방식과 동일한 수준을 유지한다. SystemVerilog 및 Verilog HDL을 사용한 모델링과 RTL 수준에서의 설계를 통해 이 기법의 효과가 입증되었다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2008년도 추계학술발표대회
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• pp.1387-1390
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• 2008

In a wireless network, handover latency is very important in supporting user mobility with the required quality of service (QoS). In view of this many schemes have been developed which aim to reduce the handover latency. The Hierarchical Mobile IPv6 (HMIPv6) approach is one such scheme which reduces the high handover latency that arises when mobile nodes perform frequent handover in Mobile IPv6 wireless networks. Although HMIPv6 reduces handoff latency, failures in the mobility anchor point (MAP) results in severe disruption or total disconnection that can seriously affect user satisfaction in ongoing sessions between the mobile and its correspondent nodes. HMIPv6 can avoid this situation by using more than one mobility anchor point for each link. In [3], an improved Robust Hierarchical Mobile IPv6 (RH-MIPv6) scheme is presented which enhances the HMIPv6 method by providing a fault-tolerant mobile service using two different MAPs (Primary and Secondary). It has been shown that the RH-MIPv6 scheme can achieve approximately 60% faster recovery times compared with the standard HMIPv6 approach. However, if mobile nodes perform frequent handover in RH-MIPv6, these changes incur a high communication overhead which is configured by two local binding update units (LBUs) as to two MAPs. To reduce this communication overhead, a new cost-reduced binding update scheme is proposed here, which reduces the communication overhead compared to previous schemes, by using an increased number of MAP switches. Using this new proposed method, it is shown that there is a 19.6% performance improvement in terms of the total handover latency.

• 한국산학기술학회논문지
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• 제17권10호
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• pp.600-608
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• 2016

본 논문은 저전압-고전류 사양을 갖는 전력변환 시스템에 적합한 고효율 인터리브드 방식의 위상천이 풀브릿지 컨버터를 제안한다. 제안하는 컨버터는 1차 측에 '3개의 스위치 브릿지와 2개의 트랜스포머', 2차 측에 '2개의 정류단'으로 구성되어 있다. 2개의 트랜스포머는 각각 동일한 크기의 전력변환을 담당하고, 서로가 위상 차이를 두고 에너지를 전달하는 특징을 갖는다. 이를 통해 기존의 인터리브드 방식의 위상천이 풀브릿지 컨버터 수준의 높은 시스템 안정성을 가지게 된다. 제안하는 컨버터는 기존 컨버터의 효율향상 한계로 작용하였던 lagging-leg 스위치의 하드스위칭 특성을 개선하기 위해 새로운 회로 구조와 제어기법을 적용하였다. 이를 통해 제안하는 컨버터는 기존 컨버터에 비해 하드스위칭 조건을 갖는 스위치의 수를 절반으로 줄였으며, 기존 컨버터에 비해 회로 구성에 사용되는 스위치의 수를 줄여 시스템의 복잡도를 개선하는 효과도 얻었다. 제안하는 컨버터의 특성을 확인하기 위해 본 논문에서는 저전압-고전류 특징을 갖는 3kW 서버용 전원장치 스펙을 이용하여 기존 컨버터와 제안하는 컨버터 시스템을 설계하였고, PSIM 시뮬레이션 툴을 활용하여 두 회로의 동작 특징을 비교하였다.

• 대한전자공학회논문지SD
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• 제48권5호
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• pp.25-33
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• 2011

본 논문에서는 CIS 응용을 위해 제한된 폭을 가지는 10비트 50MS/s 0.13um CMOS 3단 파이프라인 ADC를 제안한다. 통상 CIS에 사용되는 아날로그 회로에서는 수용 가능한 조도 범위를 충분히 확보하기 위해 높은 전원전압을 사용하여 넓은 범위의 아날로그 신호를 처리한다. 그 반면, 디지털 회로에서는 전력 효율성을 위해 낮은 전원전압을 사용하므로 제안하는 ADC는 해당 전원전압들을 모두 사용하여 넓은 범위의 아날로그 신호를 낮은 전압 기반의 디지털 데이터로 변환하도록 설계하였다. 또한 2개의 잔류 증폭기에 적용한 증폭기 공유기법은 각 단의 증폭동작에 따라 전류를 조절함으로써 증폭기의 성능을 최적화 하여 전력 효율을 더욱 향상시켰다. 동일한 구조를 가진 3개의 FLASH ADC에서는 인터폴레이션 기법을 통해 비교기의 입력 단 개수를 절반으로 줄였으며, 프리앰프를 제거하여 래치만으로 비교기를 구성하였다. 또한 래치에 입력 단과 출력 단을 분리하는 풀-다운 스위치를 사용하여 킥-백 잡음으로 인한 문제를 최소화하였다. 기준전류 및 전압회로에서는 온-칩 저 전력 전압구동회로만으로 요구되는 정착시간 성능을 확보하였으며, 디지털 교정회로에는 신호특성에 따른 두 종류의 레벨-쉬프트 회로를 두어 낮은 전압의 디지털 데이터가 출력되도록 설계하였다. 제안하는 시제품 ADC는 0.35um thick-gate-oxide 트랜지스터를 지원하는 0.13um CMOS로 제작되었으며, 측정된 DNL 및 INL은 10비트에서 각각 최대 0.42LSB, 1.19LSB 수준을 보이며, 동적 성능은 50MS/s 동작속도에서 55.4dB의 SNDR과 68.7dB의 SFDR을 보인다. 시제품 ADC의 칩 면적은 0.53$mm^2$이며, 2.0V의 아날로그 전압, 2.8V 및 1.2V 등 두 종류의 디지털 전원전압에서 총 15.6mW의 전력을 소모한다.

• Journal of Plant Biotechnology
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• 제33권1호
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• pp.1-9
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• 2006

도처에 분포하는 peroxiredoxins (Prxs)은 세포 내 방어신호전달 과정에서 다양한 기능을 하는 것으로 나타났다. Prxs는 크게 typical 2-Cys Prx, atypical 2-Cys Prx와 1-Cys Prx의 세 부류로 분류되는데, 이것들은 cysteine 잔기의 수와 촉매기전에 따라 구분된다. 세 종류의 단백질 중, N-말단에 peroxidatic cysteine 잔기를 포함하는 typical 2-Cys Prx는 $H_2O_2$ 분해과정 동안 과산화물-의존적인 sulfenic acid로의 산화와 thiol-의존적 환원과정이 순환되어 일어난다. Sulfenic acid는 고농도의 $H_2O_2$와 Trx, Trx reductase와 NADPH를 포함하는 촉매 요소의 존재하에 cysteine sulfenic acid로 과산화 될 수 있다 과산화된 2-Cys Prx는 ATP 의존성 효소인 sulfiredoxin의 작용에 의해 천천히 환원된다. 세포가 강력한 산화나 열 충격 스트레스에 노출되면, 2-Cys Prx는 LMW 단백질에서 HMW complex로 구조를 변화시켜 peroxidase에서 chaperone으로 기능의 전환을 일으킨다. 2-Cys Prx의 C-말단 부분 역시 이러한 구조적 전환에 중요한 역할을 한다. 따라서, C-말단이 잘려진 단백질은 과산화가 되지 않고 단백질의 구조와 기능이 조절될 수 없다. 이러한 반응들은 활성 자리인 peroxidatic cysteine 잔기에 의해 일차적으로 유도되며, 그것은 세포에서 '$H_2O_2$ sensor' 로서 작용하다. 2-Cys Prx의 가역적인 구조와 기능 변화는 세포가 외부자극에 적응하는 수단으로 작용하며, 아마도 세포내 방어신호체계를 활성화 시키는 것으로 생각된다. 특히, chloroplast에 존재하는 식물 2-Cys Prx는 촉매반응 동안 주된 구조적인 변화를 나타내는 역동적인 단백질 구조를 가지고 있어서, 산화-환원 의존적으로 super-complex를 형성하고 가역적으로 thylakoid membrane에 부착한다.