• Proceedings of the Korean Information Science Society Conference
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• 2001.10c
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• pp.31-33
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• 2001

전통적으로 스캔 설계 법칙 검사는 게이트 레벨에서 수행되었다. 그러나 RTL 설계와 합성 도구의 사용이 일반화되면서 게이트 레벨 회로의 검사는 합성 단계에서의 최적화와 스캔 설계 법칙 위배를 정정한 후의 최적화가 필요하여 많은 시간이 소요된다. RTL에서의 스캔 설계 법칙 검사는 이러한 문제를 해결할 수 있으며, 이것이 본 논문의 주제이다. 본 논문에서는 스캔 설계 법칙의 위배를 RTL 설계에서 검사할 수 있는 기법을 제안한다. 이 기법은 효과적인 설계 과정에 의해 설계 시간 을 단축할 수 있을 것이다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.45 no.4
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• pp.78-85
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• 2008

This paper presents a high-level design methodology applied on an SoC using SystemC. The topic will emphasize on high-level design approach for intensive architecture exploration and verifying cycle accurate SystemC models comparative to real Verilog RTL models. Unlike many high-level designs, we started the poject with working Verilog RTL models in hands, which we later compared our SystemC models to real Verilog RTL models. Moreover, we were able to use the on-chip test board performance simulation data to verify our SystemC-based platform. This paper illustrates that in high-level design, we could have the same accuracy as RTL models but achieve over one hundred times faster simulation speed than that of RTL's. The main topic of the paper will be on architecture exploration in search of performance degradation in source.

• Journal of the Korea Society for Simulation
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• v.10 no.3
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• pp.15-30
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• 2001

Hybrid simulation may employ different types of simulation based on which models in different system types are developed. The simulation requires simulation time synchronization and data exchange between such simulators, which is called simulators interoperation. This paper develops such interoperable simulation environments for modeling and simulation of hybrid systems whose components consist of continuous and discrete event systems. The environments, one for centerized and the other for distribute, support interoperation between a discrete event simulator of DEVSim++ and a continuous simulator of MATLAB. The centerized environment, HDEVSim++, is developed by extending the sxisting DEVSim++ environment; the distributed environment, HDEVSimHLA, is developed using the HLA/RTl library. Verification of both environments is made and performance comparison between the two using a simple example is presented. .

• Electronics and Telecommunications Trends
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• v.27 no.5
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• pp.36-43
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• 2012

본고에서는 멀티미디어 응용을 위한 멀티 코어 가상 플랫폼 설계 및 검증 방법에 대해서 기술한다. 최근에 멀티미디어 응용인 MPEG-4, H.264, HEVC(High Efficiency Video Coding), 3D 및 홀로그램과 같은 대용량 데이터를 처리하기 위해 다수 개의 코어로 구성된 멀티 코어 플랫폼을 사용한다. 기존의 RTL(Register Transfer Level) 기반의 멀티 코어 플랫폼에서 멀티미디어 응용을 설계하고 검증하는데 시뮬레이션 시간에 의한 제약 사항이 존재한다. 이를 해결하기 위해 시스템 수준에서 하드웨어의 SW 모델로 구성된 가상 플랫폼을 사용한다. 가상 플랫폼은 기존의 RTL 플랫폼보다 100~200배 빠른 고속 시뮬레이션이 가능하므로 멀티미디어 응용에 따른 성능 분석 및 구조 탐색을 통해서 시스템 성능을 향상 시킬 수 있다. 본고에서는 8~32개 멀티 코어 가상 플랫폼에 H.264 디코더를 적용하여 성능 분석하는 방법과 실험 결과에 대해서 기술한다.

• The Journal of the Acoustical Society of Korea
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• v.40 no.3
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• pp.213-218
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• 2021

It is known that total least-squares method shows better estimation performance than least-squares method when noise is present at the input and output at the same time. When total least squares method is applied to data with time series characteristics, Recursive Total Least Squares (RTS) algorithm has been proposed to improve the real-time performance. However, RTLS has numerical instability in calculating the inverse matrix. In this paper, we propose an algorithm for reducing numerical instability as well as having similar convergence to RTLS. For this algorithm, we propose a new RTLS using Iterative Wiener Filter (IWF). Through the simulation, it is shown that the convergence of the proposed algorithm is similar to that of the RTLS, and the numerical robustness is superior to the RTLS.

• Proceedings of the Korean Information Science Society Conference
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• 2007.10b
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• pp.330-334
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• 2007

내장형 시스템이 점점 복잡해지면서 하드웨어/소프트웨어 통합설계의 중요성은 더욱 부각되고 있다. 이 하드웨어/소프트웨어 통합설계의 핵심 요소는 하드웨어/소프트웨어 통합시뮬레이션이다. 내장형 시스템을 구성하는 여러 컴포넌트들을 통합시뮬레이션 할 때 이종의 여러 시뮬레이터들을 동시에 사용하는 경우가 많은데 이 때 가장 문제가 되는 점은 시뮬레이터 간의 동기화에 따른 성능 저하이다. 이를 개선하기 위해 가상 동기화 기법이 제안된 바 있다. 그러나 가상 동기화 기법도 느린 시뮬레이터의 속도에 종속 될 수밖에 없다. 보통 가장 느린 시뮬레이터는 하드웨어 RTL 시뮬레이터이다. 본 논문은 하드웨어 RTL 시뮬레이터를 FPGA 에뮬레이터로 대체하면서 가상 동기화 기법을 사용한 통합에뮬레이션 환경을 구축해 보았다. 가상 동기화 기법을 적용하는 것은, 가상 동기화 기법의 장점대로 가상 동기화 기법의 통합시뮬레이션 커널과 FPGA 에뮬레이터 사이에 통신을 할 수 있게 해주는 인터페이스 프로그램을 제작하는 것만으로 가능했고 이렇게 구축한 환경에서 H.263 디코더로 실험을 한 결과 약 2.5배의 성능 향상을 얻을 수 있었다.

• Journal of KIISE:Computing Practices and Letters
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• v.11 no.1
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• pp.92-99
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• 2005

In this paper, we present a high-level design methodology applied on a network system-on-a-chip(SOC) using SystemC. The main target of our approach is to get optimum performance parameters for high network address translation(NAT) throughput. The Fast Ethernet media access controller(MAC) and its direct memory access(DMA) controller are modeled with SystemC in transaction level. They are calibrated through the cycle-based measurement of the operation of the real Verilog register transfer language(RTL). The NAT throughput of the model is within $\pm$10% error compared to the output of the real evaluation board. Simulation speed of the model is more than 100 times laster than the RTL. The validated models are used for intensive architecture exploration to find the performance bottleneck in the NAT router.

• Journal of Internet Computing and Services
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• v.10 no.6
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• pp.7-17
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• 2009

The development of wireless communication MAC layer is usually released as SoC which is a combination in hardware and software. In this system development environment, an environment for software development and verification is necessary because the hardware development takes a lot of time priori to completion. In integrated development of hardware and software, simulation environment of hardware and software provided by hardware modeling using HDL at RTL and ISS respectively. By increasing the development complexity of system, ESL design modeling systems at higher abstraction level than RTL has already prompted. The ESL design is divided untime model and time model. This paper present design and implementation of MCU for untime model simulation, not time model. Proposed MCU can optimize the system at early step of system development and move up the development completion time by verifying the system function easily and rapidly than part required exact time in untime model. In this paper, we present an MCU module based on SystemC and UC/OS-II Module providing real-time operate system.

• Proceedings of the IEEK Conference
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• 2003.07b
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• pp.883-886
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• 2003

본 논문에서는 Lifting-Based Scheme을 이용한 DWT(Discrete Wavelet Transform) 의 개선된 행 처리기의 구조를 제안 하였다. 제안된 행 처리기는 3개의 Adder 와 2개의 shifter를 사용 하였고 dual-port RAM을 사용하여 파이프 라인 구조를 취하여 각 클럭마다 열처리기에서 사용할 데이터를 발생 한다. 이러한 행 처리기의 파이프 라인 구조를 개선하여 Adder를 줄이고 행 처리기의 이용률을 최대로 하여 하드웨어의 공간적 비용 절감 효과를 가져 왔다. 제안된 구조는 Verilog를 사용하여 RTL설계를 한뒤 시뮬레이션으로 그 동작을 확인 하였다.

• Journal of IKEEE
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• v.18 no.3
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• pp.305-312
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• 2014

IIt takes a lot of time and needs the workloads to verify the RTL code used in complex system like a nuclear control system which is required high level reliability using simple testbench. UVM has a layered testbench architecture and it is easy to modify the testbench to improve the code coverage. A test vector can be easily constructed in the UVM, since a constrained random test vector can be used even though the construction of testbench using UVM. We showed that the UVM testbench is easier than the verilog testbench for the analysis and improvement of code coverage.