• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2001년도 가을 학술발표논문집 Vol.28 No.2 (3)
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• pp.31-33
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• 2001

전통적으로 스캔 설계 법칙 검사는 게이트 레벨에서 수행되었다. 그러나 RTL 설계와 합성 도구의 사용이 일반화되면서 게이트 레벨 회로의 검사는 합성 단계에서의 최적화와 스캔 설계 법칙 위배를 정정한 후의 최적화가 필요하여 많은 시간이 소요된다. RTL에서의 스캔 설계 법칙 검사는 이러한 문제를 해결할 수 있으며, 이것이 본 논문의 주제이다. 본 논문에서는 스캔 설계 법칙의 위배를 RTL 설계에서 검사할 수 있는 기법을 제안한다. 이 기법은 효과적인 설계 과정에 의해 설계 시간 을 단축할 수 있을 것이다.

• 대한전자공학회논문지SD
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• 제45권4호
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• pp.78-85
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• 2008

네트워크 SoC 칩을 대상으로 SystemC를 이용한 High-level 설계 방법을 연구하였다. 실제 Verilog RTL 모델과 비교하여 깊이있는 Architecture 구조탐색과 정확한 SystemC 모델 cycle 검증을 토대로 하여 High-level 설계를 강조할 것이다. 대다수 High-level 설계와 접근방법과 다르게, SystemC 모델과 Verilog RTL 모델의 성능을 비교해 보고, SystemC-based platform을 검증하기 위해 On-chip test board 측정 데이터를 이용하였다. 이 논문에서는 High-level 설계기법이 RTL 모델과 같은 정확성을 얻을 수 있을 뿐만 아니라, RTL 모델보다 100배 이상 빠른 시뮬레이션 속도를 달성할 수 있음을 보여 주었다. 그리고, 아키텍처 구조탐색을 통해서 시스템 성능하락의 원인을 파악하고, 대안을 찾아보았다.

• 한국시뮬레이션학회논문지
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• 제10권3호
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• pp.15-30
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• 2001

Hybrid simulation may employ different types of simulation based on which models in different system types are developed. The simulation requires simulation time synchronization and data exchange between such simulators, which is called simulators interoperation. This paper develops such interoperable simulation environments for modeling and simulation of hybrid systems whose components consist of continuous and discrete event systems. The environments, one for centerized and the other for distribute, support interoperation between a discrete event simulator of DEVSim++ and a continuous simulator of MATLAB. The centerized environment, HDEVSim++, is developed by extending the sxisting DEVSim++ environment; the distributed environment, HDEVSimHLA, is developed using the HLA/RTl library. Verification of both environments is made and performance comparison between the two using a simple example is presented. .

• 전자통신동향분석
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• 제27권5호
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• pp.36-43
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• 2012

본고에서는 멀티미디어 응용을 위한 멀티 코어 가상 플랫폼 설계 및 검증 방법에 대해서 기술한다. 최근에 멀티미디어 응용인 MPEG-4, H.264, HEVC(High Efficiency Video Coding), 3D 및 홀로그램과 같은 대용량 데이터를 처리하기 위해 다수 개의 코어로 구성된 멀티 코어 플랫폼을 사용한다. 기존의 RTL(Register Transfer Level) 기반의 멀티 코어 플랫폼에서 멀티미디어 응용을 설계하고 검증하는데 시뮬레이션 시간에 의한 제약 사항이 존재한다. 이를 해결하기 위해 시스템 수준에서 하드웨어의 SW 모델로 구성된 가상 플랫폼을 사용한다. 가상 플랫폼은 기존의 RTL 플랫폼보다 100~200배 빠른 고속 시뮬레이션이 가능하므로 멀티미디어 응용에 따른 성능 분석 및 구조 탐색을 통해서 시스템 성능을 향상 시킬 수 있다. 본고에서는 8~32개 멀티 코어 가상 플랫폼에 H.264 디코더를 적용하여 성능 분석하는 방법과 실험 결과에 대해서 기술한다.

• 한국음향학회지
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• 제40권3호
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• pp.213-218
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• 2021

입력과 출력에 동시에 잡음이 존재하는 경우 최소 자승법 보다는 완전 최소 자승법이 더 우수한 추정 성능을 보인다는 것이 알려져 있다. 완전 최소 자승법을 시계열 특성을 가지는 데이터에 적용할 경우 보다 실시간 성을 더하기 위해서 Recursive Total Least Squares(RTS) 알고리즘이 제안되어 있다. RTLS는 알고리즘 내에 존재하는 역행렬 계산에서 수치적인 불안정성을 지닌다. 본 논문에서는 RTLS와 유사한 수렴성을 지닐 뿐만 아니라 수치적 불안정성을 줄이기 위한 알고리즘을 제안한다. 이 알고리즘을 위해서 Iterative Wiener Filter(IWF)를 적용한 새로운 RTLS를 제안한다. 시뮬레이션을 통해서 수렴성이 기존의 RTLS와 유사할 뿐만 아니라 수치적 견실성이 기존 RTLS보다 향상되었다는 것을 보인다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2007년도 가을 학술발표논문집 Vol.34 No.2 (B)
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• pp.330-334
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• 2007

내장형 시스템이 점점 복잡해지면서 하드웨어/소프트웨어 통합설계의 중요성은 더욱 부각되고 있다. 이 하드웨어/소프트웨어 통합설계의 핵심 요소는 하드웨어/소프트웨어 통합시뮬레이션이다. 내장형 시스템을 구성하는 여러 컴포넌트들을 통합시뮬레이션 할 때 이종의 여러 시뮬레이터들을 동시에 사용하는 경우가 많은데 이 때 가장 문제가 되는 점은 시뮬레이터 간의 동기화에 따른 성능 저하이다. 이를 개선하기 위해 가상 동기화 기법이 제안된 바 있다. 그러나 가상 동기화 기법도 느린 시뮬레이터의 속도에 종속 될 수밖에 없다. 보통 가장 느린 시뮬레이터는 하드웨어 RTL 시뮬레이터이다. 본 논문은 하드웨어 RTL 시뮬레이터를 FPGA 에뮬레이터로 대체하면서 가상 동기화 기법을 사용한 통합에뮬레이션 환경을 구축해 보았다. 가상 동기화 기법을 적용하는 것은, 가상 동기화 기법의 장점대로 가상 동기화 기법의 통합시뮬레이션 커널과 FPGA 에뮬레이터 사이에 통신을 할 수 있게 해주는 인터페이스 프로그램을 제작하는 것만으로 가능했고 이렇게 구축한 환경에서 H.263 디코더로 실험을 한 결과 약 2.5배의 성능 향상을 얻을 수 있었다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제11권1호
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• pp.92-99
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• 2005

본 논문에서는 SystemC를 이용하여 네트웍 SOC에 적용이 가능한 상위 계층 설계 방법을 제안한다. 본 방식은 실제 양산되고 있는 네트웍 SOC를 기준 플랫폼으로 하여 NAT 라우터에서 보다 높은 변환율을 얻기 위한 최적의 하드웨어 계수 결정을 목표로 한다. 네트웍 SOC에 내장된 고속 이더넷 MAC, 전용 I)MA, 시스템 모듈들은 트랜잭션 레벨에서 SystemC를 이용하여 모델링되었다. 고속 이더넷 제어기 모델은 실제 Verilog RTL의 동작을 사이클 단위로 측정한 결과를 토대로 동작이 세부 조정되었다. SystemC 환경의 NAT 변환율은 기준 플랫폼 검증 보드상의 측정 결과와 비교하여 $\pm$10% 이내의 오차를 보였고, RTL 시뮬레이션보다 100배 이상의 속도 이득을 보였다. 본 모델은 NAT 라우터에서 성능 저하의 원인을 찾는 SOC 구조 탐색을 위해 사용될 수 있다.

• 인터넷정보학회논문지
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• 제10권6호
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• pp.7-17
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• 2009

무선통신 프로토콜의 구현에서 MAC 계층은 하드웨어와 소프트웨어를 결합한 시스템-온-칩으로 출시하는 것이 일반적이다. 하지만 이러한 시스템 개발에서 하드웨어의 개발에 많은 시간이 소요되므로 하드웨어의 개발 완료 이전에 소프트웨어의 개발 및 검증하기 위한 환경이 필요하다. 하드웨어와 소프트웨어의 통합 개발에서 하드웨어는 HDL(Hardware Description Level)을 이용한 RTL(Register Transfer Level) 로의 하드웨어 모델링을 통해서, 소프트웨어는 ISS를 통해 시뮬레이션 환경을 제공할 수 있다. 시스템의 개발 복잡도가 점차 증가함에 따라 기존 RTL(Register Transfer Level) 보다 높은 추상 레벨에서의 모델링을 이용하는 ESL(Electronic System Level) 설계가 이루어지고 있다. ESL 설계는 비시간 모델과 시간 모델로 나눌 수 있다. 본 논문에서는 시간 모델이 아닌 비시간 모델 시뮬레이션을 위한 MCU를 설계 및 구현한다. 제안하는 MCU는 비시간 모델에서 정확한 시간이 요구되는 부분 보다는 시스템의 동작을 쉽고 빠르게 검증함으로써 시스템 설계 초기 단계에 시스템의 최적화뿐만 아니라 설계 완료 시점을 앞당길 수 있다. 또한 운영체제를 구동할 수 있는 MCU 모듈을 설계함으로써 MAC 계층의 소프트웨어 부분을 실시간 운영체제 상에서 구현할 수 있는 환경을 제공할 수 있다. 따라서 본 논문에서는 SystemC 기반의 MCU 모듈과 실시간 운영체제 동작을 지원하는 UC/OS-II 모듈을 제안한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.883-886
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• 2003

본 논문에서는 Lifting-Based Scheme을 이용한 DWT(Discrete Wavelet Transform) 의 개선된 행 처리기의 구조를 제안 하였다. 제안된 행 처리기는 3개의 Adder 와 2개의 shifter를 사용 하였고 dual-port RAM을 사용하여 파이프 라인 구조를 취하여 각 클럭마다 열처리기에서 사용할 데이터를 발생 한다. 이러한 행 처리기의 파이프 라인 구조를 개선하여 Adder를 줄이고 행 처리기의 이용률을 최대로 하여 하드웨어의 공간적 비용 절감 효과를 가져 왔다. 제안된 구조는 Verilog를 사용하여 RTL설계를 한뒤 시뮬레이션으로 그 동작을 확인 하였다.

• 전기전자학회논문지
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• 제18권3호
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• pp.305-312
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• 2014

기존의 Verilog테스트벤치로 원전용 안정등급 제어기기와 같이 복잡하고 높은 신뢰도를 요구하는 모듈의 테스트는 수작업으로만 수행된 결과를 가지고 RTL단계의 검증을 마무리하기에는 현실적으로 많은 시간과 노력이 필요하다. UVM은 기존의 테스트벤치의 한계점을 보완하는 계층적 테스트벤치의 구조를 갖고 있어 DUT의 검증을 위한 테스트개선에 대해 테스트벤치의 수정을 간편하게 할 수 있다. 비록 구축과정이 다소 복잡하긴 하지만 테스트 벤치의 컴포넌트들인 driver나 sequence 등을 사용함으로 constraint random test를 가능하게 하여 test vector 작성을 편리하게 한다. 본 논문에서는 기존의 테스트벤치와 계층적 테스트벤치인 UVM테스트벤치를 사용하여 실제 시뮬레이션 하고 커버리지를 분석하여 코드커버리지를 간편하게 향상 할 수 있음을 보였다.