본 논문에서는 IEEE 802.15.4g MR-OFDM SUN 시스템에 적용 가능한 4개의 멀티채널 대역폭 및 최대 84 dB 전압이득을 제공할 수 있는 기저대역 수신기를 제안한다. 제안하는 기저대역 수신기는 연산증폭기를 이용한 저항 부궤환 구조의 가변 이득 증폭기 2개와 한 개의 Active-RC 5차 Chebyshev필터, 그리고 한 개의 DC-offset 제거회로로 구성된다. 제안하는 기저대역 수신기는 100 kHz, 200 kHz, 400 kHz, 그리고 600 kHz의 1 dB 다중 채널 차단 주파수를 지원하며, +7 dB에서 +84 dB까지 1 dB 단계로 전압 이득을 제공한다. 또한 제안하는 기저대역 수신기는 DC-offset 제거 회로를 사용함으로써 직접 변환 수신기 구조에서 발생되는 DC-offset 문제를 회피하였다. 모의실험 결과 제안하는 수신기는 최대 차동 신호 $1.5V_{pp}$의 입력 신호를 받아들일 수 있으며, 5 kHz와 500 kHz에서 42 dB, 37.6 dB 노이즈 지수를 각각 제공한다. 제안하는 I/Q기저대역 수신기는 $0.18-{\mu}m$ CMOS 공정으로 설계되었으며, 1.8 V의 전압으로 부터 총 17 mW 전력을 소모한다.
본 연구에서는, 팔의 4가지 운동을 구별할 수 있는 계측 시스템과, 구별된 팔의 운동 위치를 추정할 수 있는 제어 알고리즘에 관하여 기술한다. 먼저 4가지(굽히기와 펴기, 내전과 외전) 운동을 구별하기 위해 굽혀진 정도를 측정할 수 있는 전기 저항 형태의 굽힘 센서를 사용한다. 이 센서를 왼팔의 상완 이두근과 오구완근에 1개씩 부착한다. 부착된 두 개의 센서로부터 출력되는 신호는 증폭기와 필터 등으로 구성된 계측 시스템을 통과한다. 이 시스템에서는 상완이두근에 부착된 센서 신호는 굽히기와 펴기 운동 중에서만 On/OFF 작동을 하도록 하고, 오구완근에 부착된 센서 신호는 모든 운동에 작동하도록 설계하였다. 이렇게 출력된 신호들로부터 4가지 운동은 구별하여 출력하고, 출력된 신호들로부터 팔의 운동 위치를 측정한다. 마지막으로, 제안된 알고리즘의 효용성을 입증하기 위해 RC 서보 모터와 포텐션미터로 구성된 2자유도의 인공팔을 제작하여 실험한다. 실험을 통해 인공 팔의 위치는 모터의 회전 관성, 센서의 노이즈 등으로 실제 팔의 위치와 차이가 발생하였다 이 오차를 감소하기 위해 오차값과 오차의 변화값에 근거한 퍼지 PID 제어기를 사용하였고, 이로써 오차가 5도 이내로 감소되었다.
본 논문에서는 어쿠스틱 센서 IC 용 연속 시간 시그마-델타 모듈레이터를 구현하였다. 모듈레이터의 전력 소모를 최소화하기 위해 summing 단의 필요성을 제거한 피드-포워드 (feed-forward) 구조로 설계 하였으며, 해상도를 높이기 위해 선형성이 우수한 active-RC 필터를 사용하여 설계 하였다. 또한 초과 루프 지연 시간 (excess loop delay)에 의한 성능 저하를 방지하기 위한 회로 기법을 제안 하였다. 저 전압, 고 해상도의 4차 단일 비트 연속 시간 시그마-델타 모듈레이터는 $0.13{\mu}m$ 1 poly 8 metal CMOS 표준 공정으로 제작하였으며 코어 크기는 $0.58\;mm^2$ 이다 시뮬레이션 결과 25 kHz 의 신호 대역 내에서 91.3 dB의 SNR(signal to noise ratio)을 얻었고 전체 전력 소모는 $290{\mu}W$ 임을 확인하였다.
본 논문에서는 3.1-10.6GHz 초광대역 CMOS 저잡음 증폭기의 새로운 구조를 소개하였다. 제안된 초광대역 저잡음 증폭기는 입력 임피던스 정합에 RC 피드백과LC 필터회로를 사용하여 설계되었다. 이 설계에 전류 재사용 구조는 전력소비를 줄이기 위해 채택되었으며, 인덕터 피킹 기법은 대역폭을 확장하기 위하여 적용되었다. 이 초광대역 저잡음 증폭기의 특성을 $0.18-{\mu}m$ CMOS 공정기술로 시뮬레이션을 수행한 결과는 3.1-10.6GHz 대역 내에서 전력이득은 14-14.9dB, 입력정합은 -10.8dB이하, 평탄도는 0.9dB, 잡음지수는 2.7-3.3dB인 것을 보여준다. 또한, 입력 IP3는 -5dBm이고, 소비전력은 12.5mW이다.
본 논문은 패킷전송을 위한 협대역 무선모뎀의 구현과 설계에 대해 다루었다. 모뎀은 송신부, 수신부 그리고 제어부로 구성되어 있다. 송신부는 협대역 필터링과 함께 BP나 변조를 사용하였다. 수신부는 반송파 복구, 비트동기, lock 검출부 등의 기능적인 모듈로 구성되어 있다. 분산 패킷 무선망을 위해 3개의 모뎀을 구현하여 패킷 데이터의 전송을 평가하였다. PC의 RC-232C 포트를 통해 패킷화된 데이터의 전송을 확인하였으며 측정장비를 이용하여 실험 결과 데이타를 그림으로 나타내었다. 본 논문에서 구현된 모뎀은 무선 LAN을 제작하는데 유용하리라 기대된다.
본 논문에서는 각종 고성능 디스플레이 등 주로 고속에서 저전력과 소면적을 동시에 요구하는 시스템 응용을 위한 임베디드 코어 셀로서의 8b 240 MS/s CMOS A/D 변환기 (ADC)를 제안한다. 제안하는 ADC는 아날로그 입력, 디지털 출력 및 전원을 제외한 나머지 모든 신호는 칩 내부에서 발생시켰으며, 본 설계에서 요구하는 240 MS/s 사양에서 면적 및 전력을 동시에 최적화하기 위해 2단 파이프라인 구조를 사용하였다. 특히 입력 단에서 높은 입력 신호 대역폭을 얻기 위해 개선된 부트스트래핑기법을 제안함과 동시에 잡음 성능을 향상시키기 위해 제안하는 온-칩 전류/전압 발생기를 온-칩 RC 저대역 필터와 함께 칩 내부에 집적하였으며, 휴대 응용을 위한 저전력 비동작 모드 등 각종 회로 설계 기법을 적절히 응용하였다. 제안하는 시제품 ADC는 듀얼모드 입력을 처리하는 DVD 시스템의 핵심 코어 셀로 집적되었으며, 성능 검증을 위해 0.18um CMOS 공정으로 별도로 제작되었고, 측정된 DNL과 INL은 각각 0.49 LSB, 0.69 LSB 수준을 보여준다. 또한, 시제품측정 결과 240 MS/s 샘플링 속도에서 최대 53 dB의 SFDR을 얻을 수 있었고, 입력 주파수가 Nyquist 입력인 120 MHz까지 증가하는 동안 38 dB 이상의 SNDR과 50 dB 이상의 SFDR을 유지하였다. 시제품 ADC의 칩 면적은 1.36 ㎟이며, 240 MS/s 에서 측정된 전력 소모는 104 mW이다.
한국천문연구원은 한일상관센터 (Korea-Japan Correlation Center, KJCC)에 2009년부터 한일공동VLBI상관기(Korea-Japan Joint VLBI Correlator, KJJVC)를 설치하여 운영하고 있다. 한일공동VLBI상관기는 한국우주전파관측망(Korean VLBI Network, KVN), VERA(VLBI Exploration of Radio Astrometry), JVN(Japanese VLBI Network) 및 공동 관측망 등에서 관측한 VLBI(Very Long Baseline Interferometer) 데이터를 상관처리하고, 과학적 목적을 위해 관측데이터를 처리하는 전용 계산기로 사용된다. KJJVC는 각 구성시스템 사이의 데이터 입출력 규격으로 VLBI 국제표준인 VSI(VLBI Standard Interface)를 따르고 있다. 특히 관측된 데이터를 상관처리하기 위해 고속재생기인 Mark5B시스템과 동기재생처리장치(Raw VLBI Data Buffer, RVDB) 사이에는 1024 Mbps급으로 데이터가 전송된다. 고속 데이터 전송에 있어 발생하는 전자기 방해 (Electromagnetic Interference, EMI)는 관측데이터의 손실을 야기 시키며, 전송 케이블의 길이가 길수록 손실 발생빈도가 많고, 디지털 데이터 신호의 전압레벨을 감소시켜 데이터 인식 오류를 초래한다. 따라서 본 논문에서는 VSI 규격의 통신에서 발생하는 EMI 잡음 정도를 측정하고, 데이터 손실을 최소화할 수 있는 방법으로 1) RC 필터를 사용한 방법, 2) Microstrip 라인을 이용한 임피던스 매칭, 3) Differential line driver를 이용한 신호 복원 방법 등을 제안하였다. 각 제안방법들의 유효성을 확인하기 위해 제안방법들은 시뮬레이션과 실험적인 구현을 통하여 성능시험을 수행하였으며, 각각의 제안 방법이 VSI 규격의 고속 데이터 전송에 유효함을 확인하였다.
본 논문은 8-비트 디코더, 2-비트 시간-인터폴레이터, 그리고 출력 버퍼로 구성된 10-비트 시간-인터폴레이션 디지털-아날로그 변환기를 제안한다. 제안하는 시간-인터폴레이션 기법은 RC 로우패스 필터에 의한 시정수를 이용해서 charging time을 조절하여 아날로그 값을 결정하는 방법이다. 또한 시간-인터폴레이터를 구현하기 위해 공정 변화를 최소화하기 위해 레플리카 회로를 포함한 제어 펄스 발생기를 제안한다. 제안하는 10-비트 시간-인터폴레이션 디지털-아날로그 변환기는 3.3 V $0.35{\mu}m$ 1-poly 6-metal CMOS 공정을 이용하여 설계된다. 설계된 10-비트 시간-인터폴레이션 디지털-아날로그 변환기의 면적은 기존의 10-비트 저항열 디지털-아날로그 변환기의 61%를 차지한다. 그리고 시뮬레이션 된 DNL과 INL은 각각 +0.15/-0.21 LSB와 +0.15/-0.16 LSB이다.
본 논문에서는 차세대 디지털 TV 및 무선 랜 등과 같이 고속에서 저전압, 저전력 및 소면적을 동시에 요구하는 고성능 집적시스템을 위한 10b 250MS/s $1.8mm^2$ 85mW 0.13um CMOS A/D 변환기 (ADC)를 제안한다. 제안하는 ADC는 요구되는 10b 해상도에서 250MS/s의 아주 빠른 속도 사양을 만족시키면서, 면적 및 전력 소모를 최소화하기 위해 3단 파이프라인 구조를 사용하였다. 입력단 SHA 회로는 게이트-부트스트래핑 (gate-bootstrapping) 기법을 적용한 샘플링 스위치 혹은 CMOS 샘플링스위치 등 어떤 형태를 사용할 경우에도 10비트 이상의 해상도를 유지하도록 하였으며, SHA 및 두개의 MDAC에 사용되는 증폭기는 트랜스컨덕턴스 비율을 적절히 조정한 2단 증폭기를 사용함으로써 10비트에서 요구되는 DC 전압 이득과 250MS/s에서 요구되는 대역폭을 얻음과 동시에 필요한 위상 여유를 갖도록 하였다. 또한, 2개의 MDAC의 커패시터 열에는 소자 부정합에 의한 영향을 최소화하기 위해서 인접신호에 덜 민감한 향상된 3차원 완전 대칭 구조의 커패시터 레이아웃 기법을 제안하였으며, 기준 전류 및 전압 발생기는 온-칩 RC 필터를 사용하여 잡음을 최소화하고, 필요시 선택적으로 다른 크기의 기준 전압을 외부에서 인가할 수 있도록 설계하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 각각 최대 0.24LSB, 0.35LSB 수준을 보여준다. 또한, 동적 성능으로는 200MS/s와 250MS/s의 동작 속도에서 각각 최대 54dB, 48dB의 SNDR과 67dB, 61dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $1.8mm^2$이며 전력 소모는 1.2V 전원 전압에서 최대 동작 속도인 250MS/s일 때 85mW이다.
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[게시일 2004년 10월 1일]
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