• 한국산업정보학회논문지
• /
• 제22권1호
• /
• pp.53-59
• /
• 2017

본 논문에서는 회로에서의 지연 시간을 줄이기 위해서 사용되는 의사 NMOS (pseudo-NMOS) 구조를 결합한 새로운 지연 무관 방식의 고속 비동기 회로 설계를 제안하고자 한다. 기존의 대표적인 지연 무관 방식의 NCL 비동기 회로 설계는 고신뢰성, 저전력 그리고 반도체 공정 기술에 의존하지 않고 회로를 재사용할 수 있는 용이성 등 많은 장점을 가지고 있다. 그러나 기존의 NCL 게이트 셀들의 트랜지스터-레벨 구조들은 많은 복잡한 구조로 인해서 회로 지연의 증가를 가져온다. 따라서 본 논문에서는 고속의 새로운 NCL 게이트와 비동기 파이프라인(pipeline) 구조를 제안하였다. 제안된 방법은 SK-Hynix $0.18{\mu}m$ 공정에서 설계된 $4{\times}4$ 곱셈기를 통해서 적용되었고, 설계된 곱셈기는 모든 경우의 데이터 입력에 대한 전력과 지연이 측정되었고, 기존 NCL 방법과 비교되었다. 실험 결과는 제안된 NCL 구조가 기존의 NCL 구조보다 지연에서 85% 감소함을 보여주었다.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제10권3호
• /
• pp.176- 184
• /
• 2010

A low-power inductorless 1:4 DEMUX and a 4:1 MUX for a 90 nm CMOS are presented. The DEMUX can be operated at a speed of 25 Gb/s with the power supply voltage of 1.05 V, and the power consumption is 8.9 mW. The area of the DEMUX core is $29\;{\times}\;40\;{\mu}m^2$. The operation speed of the 4:1 MUX is 13 Gb/s at a power supply voltage of 1.2 V, and the power consumption is 4 mW. The area of the MUX core is $30\;{\times}\;18\;{\mu}m^2$. The MUX/DEMUX mainly consists of differential pseudo-NMOS. In these MUX/DEMUX circuits, logic swing is nearly rail-to-rail, and a low $V_{dd}$. The component circuit is more scalable than a CML circuit, which is commonly used in a high-performance MUX/DEMUX. These MUX/DEMUX circuits are compatible with conventional CMOS logic circuit, and it can be directly connected to CMOS logic gates without logic level conversion. Furthermore, the circuits are useful for core-to-core interconnection in the system LSI or chip-to-chip communication within a multi-chip module, because of its low power, small footprint, and reasonable operation speed.

• 한국정보통신학회논문지
• /
• 제16권7호
• /
• pp.1455-1462
• /
• 2012

본 논문에서는 BCD 공정 기반으로 PMIC용 고신뢰성 24비트 듀얼 포트(dual port) eFuse OTP 메모리를 설계하였다. 제안된 dynamic pseudo NMOS 로직회로를 이용한 프로그램 데이터 비교회로는 program-verify-read 모드에서 프로그램 데이터와 read 데이터를 비교하여 PFb(pass fail bar) 핀으로 비교 결과를 출력한다. 그래서 한 개의 PFb 핀만 테스트하므로 eFuse OTP 메모리가 정상적으로 프로그램 되었는지를 확인할 수 있다. 그리고 program-verify-read 모드를 이용하여 프로그램된 eFuse 저항의 변동을 고려한 가변 풀-업 부하(variable pull-up load)를 갖는 센싱 마진 테스트 회로를 설계하였다. Magnachip $0.35{\mu}m$ BCD 공정을 이용하여 설계된 24비트 eFuse OTP 메모리의 레이아웃 면적은 $289.9{\mu}m{\times}163.65{\mu}m$($=0.0475mm^2$)이다.

• 한국정보통신학회논문지
• /
• 제14권8호
• /
• pp.1877-1886
• /
• 2010

본 논문에서는 전기적인 퓨즈 프로그래밍을 이용한 1T-SRAM 리페어용 리던던시 제어 회로를 설계하였다. 공급전원이 낮아지더라도 외부 프로그램 전원을 사용하여 높은 프로그램 파워를 eFuse (electrical fuse)에 공급하면서 셀의 읽기 전류를 줄일 수 있는 듀얼 포트 eFuse 셀을 제안하였다. 그리고 제안된 듀얼 포트 eFuse 셀은 파워-온 읽기 기능으로 eFuse의 프로그램 정보가 D-래치에 자동적으로 저장되도록 설계하였다. 또한 메모리 리페어 주소와 메모리 액세스 주소를 비교하는 주소 비교 회로는 dynamic pseudo NMOS 로직으로 구현하여 기존의 CMOS 로직을 이용한 경우 보다 레이아웃 면적을 19% 정도 줄였다. 전기적인 퓨즈 프로그래밍을 이용한 1T-SRAM 리페어용 리던던시 제어 회로는 동부하이텍 $0.11{\mu}m$ Mixed Signal 공정을 이용하여 설계되었으며, 레이아웃 면적은 $249.02{\times}225.04{\mu}m^{2}$이다.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제12권3호
• /
• pp.341-352
• /
• 2012

This paper presents a Processing Engine (PE) which is used in Low Density Parity Codec (LDPC) application with a novel charge-recovery logic called pseudo-NMOS boost logic (pNBL), to achieve high-speed and low power dissipation. pNBL is a high-overdriven and low area consuming charge recovery logic, which belongs to boost logic family. Proposed Processing Engine is used in LDPC circuit to reduce operating power dissipation and increase the processing speed. To demonstrate the performance of proposed PE, a test chip is designed and fabricated with 0.18 2m CMOS technology. Simulation results indicate that proposed PE with pNBL dissipates only 1 pJ/cycle when working at the frequency of 403 MHz, which is only 36% of PE with the conventional static CMOS gates. The measurement results show that the test chip can work as high as 609 MHz with the energy dissipation of 2.1 pJ/cycle.

• 대한환경공학회지
• /
• 제31권4호
• /
• pp.278-286
• /
• 2009

본 연구에서는 망간원석을 포함한 4종의 천연망간산화물($NMO_1\;NMO_4$)을 대상으로 물질특성(결정상, 표면형태)과 1-naphthol (1-NP)에 대한 제거반응 특성을 회분식 실험을 통하여 수행하였고, 그 결과를 버네사이트에서의 결과와 비교 분석하였다. 천연망간산화물은 출처에 따라 버네사이트(${\delta}-MnO_2$)외에도 크립토멜란(${\alpha}-MnO_2$), 연망간석(${\beta}-MnO_2$) 등의 다양한 표면 특성을 동시에 가지고 있었으며, 이러한 표면 특성으로 인해 제거효율(제거율, 반응속도) 및 제거반응(흡착 또는 산화-변환제거)에서 차이를 보였다. 특히, $NMO_1$(전해망간산화물)은 버네사이트에 비교해서도 우수한 1-NP의 산화-변환 제거효율을 보임을 알 수 있었다. 망간산화물에 의한 1-NP의 제거는 모두 유사-일차속도 식을 따랐으며, 각 망간산화물의 비표면적으로 표준화하여 얻은 속도상수($k_{surf},\;L/m^2$ min) 값은 $NMO_1(3.31{\times}10^{-3})$>${\delta}-MnO_2(1.48{\times}10^{-3}){\fallingdotseq}NMO_3(1.46{\times}10^{-3})$>$NMO_2(0.83{\times}10^{-3})$>$NMO_4(0.67{\times}10^{-3})$의 순이었다. 또한, 반응후 침전층에 대한 용매추출실험을 통해 평가한 1-NP의 산화-변환 반응효율은 $NMO_1{\fallingdotseq}{\delta}-MnO_2$>$NMO_3$>$NMO_4{\gg}NMO_2$의 순이었으며, 반응산물은 반응여액(상등액)에 대한 HPLC 크로마토그램, UV-vis. 흡광도비($A_{2/4}$, $A_{2/6}$) 분석을 통해 버네사이트에서와 같이 1-napthol의 산화-결합 반응에 의한 것임을 확인하였다. 이상의 결과로부터 본 실험에 사용한 천연망간산화물($NMO_2$ 제외)은 1-NP의 제거에 효과적으로 적용될 수 있으며, 반응효율은 망간산화물의 출처에 따른 표면특성에 따라 차이가 있음을 확인하였다.