• 제목/요약/키워드: Processor Trace

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비대칭적 멀티코어 프로세서의 성능 연구 (Performance Study of Asymmetric Multicore Processor Architectures)

  • 이종복
    • 한국인터넷방송통신학회논문지
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    • 제14권3호
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    • pp.163-169
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    • 2014
  • 현재 범용 컴퓨터 시스템을 구축할 때 성능을 높이기 위하여 멀티코어 프로세서가 널리 이용되고 있으며, 멀티코어 프로세서의 구조는 크게 대칭적 구조와 비대칭적 구조로 나뉜다. 비대칭적 멀티코어 프로세서는 크고 복잡한 고성능의 코어와, 작고 간단한 저성능의 프로세서들로 구성되며, 대칭적 멀티코어 프로세서에 비하여 더욱 성능과 효율이 높은 것으로 알려져 있다. 본 논문에서는 다양한 구성을 갖는 비대칭적 쿼드코어 및 옥타코어 프로세서에 대하여 SPEC 2000 벤치마크를 통하여 모의실험을 수행하여 그 성능을 측정하고, 대칭적 쿼드코어 및 옥타코어 프로세서와 그 성능을 비교하였다.

일반화된 신호 압신법에 기반한 향상된 차분전력분석 방법 (Enhanced Differential Power Analysis based on the Generalized Signal Companding Methods)

  • 최지선;류정춘;한동국;박태훈
    • 정보처리학회논문지C
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    • 제18C권4호
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    • pp.213-216
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    • 2011
  • 차분전력공격(Differential Power Analysis, DPA)의 효율성은 수집신호 정렬도를 비롯한 다양한 잡음에 많은 영향을 받는다. 최근에 Ryoo등은 잡음 신호를 극복하여 DPA의 분석성능 향상을 가져오는 효과적인 신호처리기법을 소개했다. 본 논문에서는 기존에 제안된 신호처리기법이 적용되지 않은 경우를 보이고, 이에 대한 해결방안으로 차분파형모델(Differential Trace Model, DTM)을 제안한다. 또한 제안된 DTM이 DPA 분석에 적합한가에 대해 이론적으로 증명하고 실험을 통해 검증한다.

비대칭적 멀티코어 디지털 신호처리 프로세서의 성능 연구 (A Performance Study of Asymmetric Multi-core Digital Signal Processor Architectures)

  • 이종복
    • 한국인터넷방송통신학회논문지
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    • 제15권5호
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    • pp.219-224
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    • 2015
  • 최근에 멀티코어 프로세서 구조가 디지털 신호처리 프로세서의 성능을 개선하기 위하여 광범위하게 이용되고 있다. 이러한 멀티코어 프로세서는 크게 대칭적 구조와 비대칭적 구조로 나뉜다. 비대칭적 멀티코어 프로세서는 대칭적 멀티코어 프로세서에 비하여 더욱 성능이 높고 효율적이라고 알려져 있다. 본 논문에서는 비대칭적 멀티코어 디지털 신호처리 프로세서가 대칭적 멀티코어 디지털 신호처리 프로세서에 대하여 갖는 성능의 우수성을 고찰하기 위하여, 다양한 구성을 갖는 비대칭적 쿼드코어, 옥타코어 및 헥사데카코어 디지털 신호처리 프로세서에 대하여 UTDSP 벤치마크를 입력으로 하여 모의실험을 수행하여 그 성능을 측정하고 비슷한 하드웨어 규모의 대칭적 멀티코어 디지털 신호처리 프로세서와 그 성능을 비교하였다.

슈퍼스칼라 프로세서에서 명령 윈도우 크기에 따른 혼합형 값 예측기 (Hybrid Value Predictor in Wide-Issue Superscalar Processor)

  • 전병찬;최규석
    • 한국인터넷방송통신학회논문지
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    • 제9권2호
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    • pp.97-103
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    • 2009
  • 본 논문에서는 슈퍼스칼라에서 윈도우 크기에 따른 명령 페치율에 따라 혼합형 값 예측기의 성능을 평가한다. 일반적으로, 명령의 데이터 의존성은 명령의 페치수에 따라 증가된다. 그러므로, 명령 페치율이 증가할 때 값 예측기의 성능이 높다고 본다. 이러한 성능은 명령 페치 메카니즘인 컬랩싱 버퍼와 트레이스 캐쉬로 연구한다. 실험결과는 명령 윈도우 크기에 따른 명령 페치율 증가와 혼합형에서 non-tc 와 tc을 적용한 IPC와 예측률의 값 예측기의 성능 효과를 평가한다.

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NUTTX 기반 드론 비행조종컴퓨터의 통합시험을 위한 프로세서 모니터링 연구 (Development of Processor Real-Time Monitoring Software for Drone Flight Control Computer Based on NUTTX)

  • 최진원
    • Journal of Platform Technology
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    • 제10권4호
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    • pp.62-69
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    • 2022
  • 드론과 무인항공기에 탑재되는 비행제어시스템은 설계단계에서부터 철저한 검증이 필수적이며, 이러한 검증은 비행제어 통합시험환경을 통해 이루어진다. 일반적으로 비행제어컴퓨터의 내부 상태를 실시간으로 모니터링하기 위해서는 별도의 디버거를 이용한다. 실시간 메모리 참조 및 Trace가 가능한 Emulator는 비교적 고가이고, JTAG Emulator은 실시간 동작이 불가능 하거나 현재의 고속 프로세서의 처리속도를 따라잡을 수 없는 한계가 있다. 본 논문에서는 NUTTX 기반 드론 비행조종컴퓨터 프로세서의 내부 모니터링 소프트웨어를 개발한 결과를 기술하였으며, 기능시험을 통해 그 기능이 정상적으로 동작되는 것을 확인할 수 있었다. 본 연구 결과는 상용 Debugger와 비교하여 제공되는 기능은 제한적이지만, 예산이 제한적인 상황에서 본 시스템을 활용하여 비행제어시스템 검증에 충분히 사용할 수 있을 것으로 판단된다.

캐쉬 용량 효과에 대한 멀티코어 프로세서의 성능 연구 (Performance Analysis of Multicore Processor Architectures Based On Cache Size Effects)

  • 이종복
    • 한국인터넷방송통신학회논문지
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    • 제12권6호
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    • pp.175-180
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    • 2012
  • 최근에 이르러, 수퍼스칼라 프로세서의 하드웨어 복잡도와 성능 한계의 문제를 극복하기 위하여 멀티코어 프로세서가 각종 컴퓨터 시스템에 상용화되어 널리 이용되고 있다. 이 때, 멀티코어 프로세서의 성능에 큰 영향을 미치는 것은 명령어 캐쉬와 데이터 캐쉬의 구성 방법과 용량이다. 본 논문에서는 캐쉬의 구조와 용량이 멀티코어 프로세서의 성능에 미치는 영향을 분석하기 위하여, 다양한 캐쉬의 구조와 용량으로 구성되는 2 개에서 16 개까지의 멀티코어 프로세서에 대하여 SPEC 2000 벤치마크를 입력으로 하여 모의실험을 수행하였다. 모의실험 결과, 명령어 캐쉬와 데이터 캐쉬의 구조를 2 차 연관도로 구성하고 각 용량을 64 KB로 설정할 때 하드웨어의 비용 대 성능 효과가 가장 높았다.

비대칭적 임베디드 멀티코어 프로세서의 성능 연구 (A Performance Study of Asymmetric Embedded Multi-Core Processors)

  • 이종복
    • 한국인터넷방송통신학회논문지
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    • 제16권1호
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    • pp.233-238
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    • 2016
  • 근래에 임베디드 프로세서의 성능을 향상시키기 위하여 멀티코어 프로세서 구조가 널리 이용되고 있다. 이러한 멀티코어 프로세서는 크게 대칭적 구조와 비대칭적 구조로 나뉘며, 비대칭적 멀티코어 프로세서가 대칭적 멀티코어 프로세서에 비하여 더욱 성능이 높고 효율적이라고 알려져 있다. 본 논문에서는 임베디드 프로세서에 대하여 이것을 확인하기 위하여, 다양한 구성을 갖는 비대칭적 임베디드 듀얼코어, 쿼드코어, 옥타코어 및 헥사데카코어 프로세서에 대하여 MiBench 벤치마크를 입력으로 하여 모의실험을 수행하여 그 성능을 측정하였다. 또한, 비슷한 하드웨어 규모의 대칭적 임베디드 멀티코어 프로세서와 비교하여 성능의 우수성을 확인하였다.

통계적 모의실험을 이용하는 프로세서의 성능 모델 (The Processor Performance Model Using Statistical Simulation)

  • 이종복
    • 한국정보과학회논문지:시스템및이론
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    • 제33권5호
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    • pp.297-305
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    • 2006
  • 마이크로 프로세서 구조의 성능을 분석할 때, 트레이스 구동형 모의실험이 광범위하게 수행되고 있으나, 시간과 공간을 많이 차지하기 때문에 최근에 이르러 통계적 모의실험이 그 대안으로 떠오르고 있다. 기존의 통계적 모의실험이 단일 분기 예측법에 대하여 연구가 수행된 것과 달리, 본 논문에서는 다중 분기 예측법을 이용하는 고성능 수퍼스칼라 프로세서에 대한 통계적 프로화일링 모델을 제안하였다. 이때, 다중 분기 예측법은 최근 들어 유망한 기법으로 대두되고 있는 퍼셉트론 분기 예측법을 기반으로 하였다. 이것을 위하여 SPEC 2000 벤치마크 프로그램의 특성을 통계적 프로화일링 기법으로 모델링하고, 여기서 얻은 통계적 프로화일을 바탕으로 벤치마크 트레이스를 합성하여 모의실험을 수행하였다. 그 결과, 제안하는 방식으로 다중 분기 예측을 이용하는 수퍼스칼라 프로세서에서도 비교적 높은 정확도를 얻을 수 있었다.

블루투스 저전력 시스템을 위한 저복잡도 결합 비터비 검출 및 복호 알고리즘의 하드웨어 설계 및 구현 (Hardware Design and Implementation of Joint Viterbi Detection and Decoding Algorithm for Bluetooth Low Energy Systems)

  • 박철현;정용철;정윤호
    • 전기전자학회논문지
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    • 제24권3호
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    • pp.838-844
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    • 2020
  • 본 논문에서는 검출과 복호가 결합된 효율적인 비터비 알고리즘 (joint Viterbi detection and decoding (JVDD))의 저복잡도 하드웨어 설계 및 구현 결과를 제시한다. 길쌈부호화된 GMSK 신호가 BLE 5.0 표준으로 채택 되어있으므로 검출과 복호를 위해 두개의 비터비 프로세서가 필요하다. 그러나, 제안된 JVDD 알고리즘은 GMSK에 의해서 유발된 심볼간의 간섭정보(ISI : inter-symbol interference)가 반영된 가지 메트릭 (branch metric)을 사용하여 단지 하나의 비터비 만을 사용하여도 검출과 복호 수행이 가능하며, 성능 저하 없이 복잡도 감소가 가능하다. JVDD 알고리즘을 적용한 BLE 비터비 복호기의 하드웨어 구현을 위해 효율적인 구조 설계가 수행되었다. 제안된 구조는 1 클럭 사이클 동안 복호를 완료할 수 있기 때문에 저지연 및 저면적 구현이 가능하다. 제안된 비터비 복호기는 Verilog-HDL을 이용하여 RTL 설계되었고, GF 55nm 공정을 활용하여 논리합성 및 구현되었다. 합성결과 12K 게이트 수를 포함하였으며 메모리 유닛 및 초기 지연시간은 MSE (modified state exchange) 대비 33% 감소 가능함을 확인하였다.

인텔 프로세서 트레이스를 이용한 제어 흐름 무결성에 대한 연구 (A Study on Control-Flow Integrity Using Intel Processor Trace)

  • 백세현;서지원;양명훈;신장섭;백윤흥
    • 한국정보처리학회:학술대회논문집
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    • 한국정보처리학회 2017년도 추계학술발표대회
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    • pp.289-291
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    • 2017
  • 제어 흐름을 원래 의도와 다르게 만드는 공격을 제어 흐름 무결성을 보장하는 방법을 통해 보안성을 높여 왔다. 완벽한 보안성과 낮은 성능 저하를 만족시키기 위해 인텔 프로세서 트레이스 하드웨어를 이용한 제어 흐름 무결성을 보장하는 연구들에 대해 소개한다.