• 한국전산구조공학회논문집
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• 제26권4호
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• pp.275-281
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• 2013

본 논문에서는 유전알고리즘을 사용하여 철근콘크리트 구조물의 최적 지진설계를 효율적으로 수행하기 위해 클러스터를 사용하는 경우 확장성을 확인하였다. 클러스터를 구성하는 코어프로세서의 개수를 증가시키면서 유전알고리즘의 각 세대에 소요되는 시간의 감소를 관찰하였다. 단일 퍼스널 컴퓨터의 구성을 분류한 후, wall-clock time과 암달의 법칙으로 예상된 값을 비교하여 예상되었던 병목현상을 확인하였다. 이에 클러스터의 확장성에서 복합적인 요인에 의한 경향을 확인할 수 있었다. 병목현상의 물리적인 요인과 알고리즘 측면에서의 요인을 구분하기 위해 유전알고리즘의 개채수를 나누어 실험을 수행하여 결과를 확인하였다.

• 한국통신학회논문지
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• 제31권6A호
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• pp.640-647
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• 2006

본 논문에서는 IEEE 802.11i 무선 랜 보안을 위한 AES(Advanced Encryption Standard) 기반 CCMP (Counter mode with CBC-MAC Protocol) 코어의 설계에 대해서 기술한다. 설계된 CCMP 코어는 데이터의 기밀성을 위한 CTR(counter) 모드와 인증 및 데이터 무결성 검증을 위한 CBC 모드의 동작이 두개의 AES 암호 코어로 병렬처리 되도록 설계되어 전체 성능의 최적화를 이루었다. AES 암호 코어에서 하드웨어 복잡도에 가장 큰 영향을 미치는 S-box를 composite field 연산 방식을 적용하여 설계함으로써 기존의 LUT(Lookup Table) 기반의 구현방식에 비해 게이트 수가 약 27% 감소되도록 하였다. 설계된 CCMP 코어는 Excalibur SoC 장비를 이용하여 H/W-S/W 통합 검증을 수행하였으며, 0.35-um CMOS 표준 셀 공정으로 MPW 칩으로 제작하고, 제작된 칩의 테스트 결과 모든 기능이 정상 동작함을 확인하였다. 설계된 CCMP 프로세서는 약 17,000개의 게이트로 구현되었으며, 116-MHz@3.3-V의 클록으로 안전하게 동작하여 353-Mbps의 성능이 예상되어 IEEE 802.11a와 802.11g 표준의 MAC 성능인 54-Mbps를 만족한다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2019년도 춘계학술대회
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• pp.251-253
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• 2019

마이크로프로세서에 블록암호 크립토 코어를 인터페이스한 보안 SoC (System-on-Chip) 프로토타입 구현에 대해 기술한다. 마이크로프로세서로 Cortex-M0를 사용하였고, ARIA와 AES를 단일 하드웨어에 통합하여 구현한 크립토 코어가 IP로 사용되었다. 통합 ARIA-AES 크립토 코어는 ECB, CBC, CFB, CTR, OFB의 5가지 운영모드와 128-비트, 256-비트의 두 가지 마스터키 길이를 지원한다. 통합 ARIA-AES 크립토 코어를 Cortex-M0의 AHB-light 버스 프로토콜에 맞게 동작하도록 인터페이스 하였으며, 보안 SoC 프로토타입은 BFM 시뮬레이션 검증 후, FPGA 디바이스에 구현하여 하드웨어-소프트웨어 통합검증을 하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 하계종합학술대회 논문집(2)
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• pp.529-532
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• 2004

The ECC(Elliptic Curve Cryptogrphics), one of the representative Public Key encryption algorithms, is used in Digital Signature, Encryption, Decryption and Key exchange etc. The key operation of an Elliptic curve cryptosystem is a scalar multiplication, hence the design of a scalar multiplier is the core of this paper. Although an Integer operation is computed in infinite field, the scalar multiplication is computed in finite field through adding points on Elliptic curve. In this paper, we implemented scalar multiplier in Elliptic curve based on the finite field GF($2^{163}$). And we verified it on the Embedded digital system using Xilinx FPGA connected to an EISC MCU. If my design is made as a chip, the performance of scalar multiplier applied to Samsung $0.35 {\mu}m$ Phantom Cell Library is expected to process at the rate of 8kbps and satisfy to make up an encryption processor for the Embedded digital doorphone.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2003년도 학술회의 논문집 정보 및 제어부문 A
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• pp.59-62
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• 2003

The purpose of this paper is to present how to implement Segment_LCD display using SoC design. The SoC design is achieved by using an ARM_based Excalibur device. The Excalibur device offers an outstanding embedded development platform with ARM922T and FPA. The design in the Excailbur device uses the embedded AR띤 Processor core and the AMBA high-performance bus (AHH) to write to a memory-mapped slave peripheral in the FPGA portion of the device. Here, Segment_LCD is one kind of memory-mapped slave peripherals. In order to Implement the Segment_LCD display based on SoC design, four steps are fellowed. At first, IP modules are made by using Verilog HDL. Secondly, the ARM processor of the Excalibur is programmed using C in ADS (ARM Developer Suite). And in the third step, the whole system is simulated and verified. At last, modules are downloaded to SoCMaster kit. Both Quartus II software and ModelSim5.5e software are the key software tools during the design.

• Journal of Electrical Engineering and Technology
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• 제4권2호
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• pp.255-265
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• 2009

This paper presents the acoustic noise and mechanical vibration reduction of a coreless brushless DC motor with an air dynamic bearing used in a digital lightening processor. The coreless brushless DC motor does not have a stator yoke or stator slot to remove the unbalanced force caused by the interaction between the stator yoke and the rotor magnet. An unbalanced force makes slotless brushless DC motors vibrate and mechanically noisy, and the attractive force between the magnet and the stator yoke increases power consumption. Also, when a coreless brushless DC motor is driven by a $120^{\circ}$ conduction type inverter, high frequency acoustic noise occurs because of the peak components of the phase currents caused by small phase inductance and large phase resistance. In this paper, a core-less brushless DC motor with an air dynamic bearing to remove mechanical vibration and to reduce power consumption is applied to a digital lightening processor. A $180^{\circ}$ conduction type inverter drives it to reduce high frequency acoustic noise. The applied methods are simulated and tested using a manufactured prototype motor with an air dynamic bearing. The experimental results show that a coreless brushless DC motor has characteristics of low power consumption, low mechanical vibration, and low high frequency acoustic noise.

• 조명전기설비학회논문지
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• 제23권1호
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• pp.125-131
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• 2009

본 논문에서는 무선랜 환경에서 주행 로봇 플랫폼에 의한 원격 영상 감시 시스템을 제안하였다. 제안된 방법은 ARM9코어기반의 PXA255 프로세서 시스템에 소형 CMOS 카메라를 장착하고 촬영한 영상을 803.11b/g 무선 네트워크를 이용하여 전송하는 이동형 원격 영상 감시 시스템을 구성하였다. 로봇플랫폼의 주행 명령을 원격으로 전송하며, 촬영된 영상은 $640{\times}480$, $320{\times}240$픽셀 등의 정지 영상을 초당 $3{\sim}10$프레임의 속도로 전송하였으며, 시스템을 구현하고 영상에 의한 원격감시기능을 적절히 수행할 수 있음을 실험을 통하여 확인하였다. 제안된 시스템은 리눅스 운영체제를 기반으로 구축하였다.

• 한국정보통신학회논문지
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• 제19권4호
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• pp.888-894
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• 2015

국가보안기술연구소(NSRI)에서 개발된 경량 블록암호 알고리듬 LEA(Lightweight Encryption Algorithm)의 효율적인 하드웨어 설계에 대해 기술한다. 마스터키 길이 128비트를 지원하도록 설계되었으며, 라운드 변환블록과 키 스케줄러의 암호화 연산과 복호화 연산을 위한 하드웨어 자원이 공유되도록 설계하여 저전력, 저면적 구현을 실현했다. 설계된 LEA 프로세서는 FPGA 구현을 통해 하드웨어 동작을 검증하였다. Xilinx ISE를 이용한 합성결과 LEA 코어는 1,498 슬라이스로 구현되었으며, 135.15 MHz로 동작하여 216.24 Mbps의 성능을 갖는 것으로 평가 되었다.

• Journal of Computing Science and Engineering
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• 제7권1호
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• pp.53-66
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• 2013

Bounding the worst-case DRAM performance for a real-time application is a challenging problem that is critical for computing worst-case execution time (WCET), especially for multicore processors, where the DRAM memory is usually shared by all of the cores. Typically, DRAM commands from consecutive DRAM accesses can be pipelined on DRAM devices according to the spatial locality of the data fetched by them. By considering the effect of DRAM command pipelining, we propose a basic approach to bounding the worst-case DRAM performance. An enhanced approach is proposed to reduce the overestimation from the invalid DRAM access sequences by checking the timing order of the co-running applications on a dual-core processor. Compared with the conservative approach, which assumes that no DRAM command pipelining exists, our experimental results show that the basic approach can bound the WCET more tightly, by 15.73% on average. The experimental results also indicate that the enhanced approach can further improve the tightness of WCET by 4.23% on average as compared to the basic approach.

• 한국정보통신학회논문지
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• 제17권4호
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• pp.885-892
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• 2013

TCP/IP소켓 통신을 활용하여 데이터를 송수신하는 송수신 모델에서 데이터의 크기가 작고 데이터 전송 요청이 빈번하지 않을 경우 서버와 클라이언트 간 통신 속도의 중요성은 부각되지 않지만 오늘날 대용량 데이터에 대한 전송 요청과 빈번한 데이터 전송 요청에서 송수신 모델의 통신 속도에 대한 중요성이 부각되고 있다. 본 논문은 대용량의 데이터를 전송하는 서버의 전송 구조와 데이터를 수신하는 클라이언트의 수신 구조를 변경하여 멀티 코어(이하 CMP : ChipMulti Processor) 환경에서 데이터 전송 속도에 대한 성능향상을 기대할 수 있는 보다 효율적인 TCP/IP 송수신 모델을 제안한다.