• 한국산학기술학회논문지
• /
• 제16권1호
• /
• pp.639-645
• /
• 2015

Nios II 코어에 기반한 하드웨어 가속기를 checksum과 residue checking 알고리즘을 대상으로 하여 HDL 코딩으로 해당 하드웨어를 구현하는 component 방식, 프로세서 명령어세트 확장에 의한 custom instruction 방식과 C2H 컴파일러로 해당 로직을 자동 생성하는 C2H 방식으로 구현하고, 실행 결과를 분석 및 비교한다. 비교 결과 실행 소요시간 기준의 경우 C2H 방식 구현이 최단시간 수행을, 그리고 하드웨어 추가 소요량 기준의 경우 custom instruction 방식 구현이 최소의 하드웨어를 추가로 사용함을 확인한다.

• 전기전자학회논문지
• /
• 제21권3호
• /
• pp.260-263
• /
• 2017

다종의 CPU를 기반으로 ADC와 DC-DC 변환기를 포함하며 2M-byte의 SRAM이 내장된 SoC가 제안되었다. CPU 코어는 12-bit MENSA 코어, 32-bit Symmetric Multi-core 프로세서, 16-bit CDSP로 구성된다. 외부 SDRAM 메모리를 제거하기 위해 내부의 2M-byte SRAM을 설계하였으나 SRAM 블록들이 넓은 영역에 분포하여 기생 성분에 의해 속도가 저하되므로 SRAM을 작게 분할하여 레이아웃 하였다. 설계된 SoC는 55nm 공정으로 개발되었으며 속도는 200MHz이다.

• Journal of Electrical Engineering and Technology
• /
• 제5권2호
• /
• pp.255-263
• /
• 2010

The compensated-current-differential relay uses the same restraining current as a conventional relay, but the differential current is modified to compensate for the effects of the exciting current. Delta winding current is necessary to obtain the modified differential current for a $Y-\Delta$ transformer. This paper describes an estimation algorithm of the delta winding current and its application to a compensated-current-differential relay for a $Y-\Delta$ transformer. Prior to saturation, the core-loss current is calculated and used to modify the differential current. When the core first enters saturation, the initial value of the core flux is obtained by inserting the modified differential current into the magnetization curve. This flux value is used to derive the magnetizing current and consequently the modified differential current. The operating performance of the proposed relay was compared against a conventional current differential relay with harmonic blocking. Test results indicate that the proposed relay remained stable during severe magnetic inrush and over-excitation, and its operating time is significantly faster than a conventional relay. The relay is unaffected by the level of remanent flux and does not require an additional restraining or blocking signal to maintain stability. This paper concludes by implementing the proposed algorithm into a prototype relay based on a digital signal processor.

• 한국인터넷방송통신학회논문지
• /
• 제23권5호
• /
• pp.115-121
• /
• 2023

RISC-V는 오픈소스 명령어집합 아키텍처로, 누구나 자유롭게 RISC-V 마이크로프로세서를 설계하고 구현할 수 있다. 본 논문에서는 RISC-V 아키텍처를 설계하고 시뮬레이션한 후, FPGA에 구현 및 합성하고 로직아날라이저(ILA)를 이용하여 검증하였다. RISC-V 코어는 SystemVerilog로 작성되어 효율적인 설계와 높은 재사용성을 나타내며, 다양한 응용 분야에서 사용 가능하다. Vivado를 사용하여 Ultra96-V2 FPGA보드에 합성함으로써 RISC-V 코어를 하드웨어로 구현하였고, 통합로직아날라이저(ILA)를 통해 설계의 정확성과 동작을 검증하였다. 실험 결과, 설계된 RISC-V 코어는 기대한 동작을 수행함을 확인하였으며, 이러한 연구 결과는 RISC-V 기반 시스템 설계와 검증에 중요한 기여를 할 수 있다.

• 한국정보통신학회논문지
• /
• 제16권4호
• /
• pp.778-784
• /
• 2012

대칭형 블록 암호 시스템은 암호화와 복호화 과정에서 동일한 암호키를 사용한다. HIGHT 암호 알고리즘은 2010년 ISO/IEC에서 국제표준으로 승인된 모바일용 64비트 블록 암호기술이다. 본 논문에서는 HIGHT 블록 암호 알고리즘을 Verilog-HDL을 이용하여 설계하였다. ECB, CBC, OFB 및 CTR과 같은 블록 암호용 4개의 암호 운영모드를 지원하고 있다. 고정된 크기의 연속적인 메시지 블록을 암 복호화할 때, 매 34클럭 사이클마다 64비트 메시지 블록을 처리할 수 있다. Xilinx사의 vertex 칩에서 144MHz의 동작 주파수를 가지며, 최대 처리율은 271Mbps이다. 설계된 암호 프로세서는 PDA, 스마트 카드, 인터넷 뱅킹 및 위성 방송 등과 같은 분야의 보안 모듈로 응용이 가능할 것으로 사료된다.

• 한국음향학회지
• /
• 제20권7호
• /
• pp.63-68
• /
• 2001

본 논문에서는 국제 통신 표준화기구인 ITU-T의 SG15에서 채택된 G.729 Annex A (이하G.729A)음성 부호화기를 ARM9 Thumb/sup R/ 프로세서 코어에 적용 가능하도록 전체 모듈을 다양한 최적화방법을 이용하여 어셈블리어로 실시간 구현하였다. G.729A는 8 kbit/s의 전송률을 갖는 ITU-T표준 음성 부호화기이며, 입력신호는 8 kHz로 샘플링되며 샘플당 16 비트로 양자화된 PCM신호이다. G.729A는 앞서 표준화된 G.729와 비트단위로 상호호환 가능하며 계산량을 대폭 감소시킨 버전이다. 구현된 G.729A음성 부호화기는 부호화기와 복호화기 부분이 각각 약 35 MIPS 및 8 MIPS의 복잡도를 나타내며, 사용된 메모리양은 프로그램 ROM 36.5 kBytes, RAM 6.3 kBytes이다 구현된 G.729A 음성 부호화기는 ITU-T에서 제공하는 9개의 테스트 벡터를 모두 통과하였다.

• 한국음향학회지
• /
• 제19권7호
• /
• pp.42-47
• /
• 2000

본 논문에서는 DSP Group사의 16비트 고정 소수점 DSP(Digital Signal Processor)인 OakDSP Core를 사용하여 유럽의 이동통신에서 표준으로 사용되고 있는 음성 부호화기 알고리즘인 GSM-EFR (Global System for Mobile communications-Enhanced Full Rate)을 실시간으로 구현하였다. 실시간 구현된 GSM-EFR 음성 부호화기의 계산량은 약 24MIPS가 소요 되며, 7.06K 워드의 코드 메모리와 12.19K 워드의 데이터 메모리를 사용하였다. 구현된 음성 부호화기는 ETSI에서 제공하는 시험 벡터 샘플을 모두 통과하였으며, 객관적 평가툴을 이용하여 지각 평가를 수행한 결과, 32kbps ADPCM과 비슷한 음질을 보였다. 본 논문에서 실시간으로 구현된 GSM-EFR 음성 부호화기는 IMT2000 비동기 방식의 음성 부호화기 표준인 GSM-AMR의 최상위 전송률 모드로서, 앞으로 IMT-2000 비동기식 단말기용 모뎀 ASIC에 탑재할 GSM-AMR 음성 부호화기의 구현을 위한 기본 구조로 이용될 예정이다.

• 한국통신학회논문지
• /
• 제27권10C호
• /
• pp.963-972
• /
• 2002

DMT 기반의 VDSL 모뎀, OFDM 방식의 DVB 모뎀 등 다중 반송파 변조 시스템에서 핵심 블록으로 사용되는 8192점 FFT/IFFT 프로세서를 설계하였다. 새로운 2단계 수렴 블록 부동점 (two-step convergent block floating-point; TS_CBFP) 스케일링 방법을 제안하여 설계에 적용하였으며, 이를 통해 FFT/IFFT 출력의 신호 대 양자화 잡음 비 (signal-to-quantization-noise ratio; SQNR)가 크게 향상되도록 하였다. 제안된 TS_CBFP 스케일링 방법은 별도의 버퍼 메모리를 사용하지 않아 기존의 방법에 비해 메모리를 약 80% 정도 감소시키며, 따라서 칩 면적과 전력소모를 크게 줄일 수 있다. 입력 10-비트, 내부 데이터와 회전인자 14-비트, 그리고 출력 16-비트로 설계된 8192점 FFT/IFFT 코어는 약 60-㏈의 SQNR 성능을 갖는다. 0.25-$\mu\textrm{m}$ CMOS 셀 라이브러리로 합성한 결과. 약 76,300 게이트와 390K 비트의 RAM, 그리고 39K 비트의 ROM으로 구현되었다. 시뮬레이션 결과, 50-MHzⓐ2.5-V로 안전하게 동작할 것으로 평가되었으며, 8192점 FFT/IFFT 연산에 약 164-$\mu\textrm{s}$가 소요될 것으로 예상된다. 설계된 코어는 Xilinx FPGA에 구현하여 정상 동작함을 확인하였다.

• 대한전자공학회논문지SP
• /
• 제46권3호
• /
• pp.119-124
• /
• 2009

본 논문에서는 AMR Core(R)를 이용해서 AMR-WB+ 오디오 부호화기를 실시간 구현하였다. 구현 시 사용된 최적화 방법은 어셈블리어 단계에서 수행되었고, latency를 제거하고 32비트 레지스터를 사용하였다. 구현된 음성 부호화기는 평균 복잡도가 ARM9E 버전에서 인코더 160.76MHz, 디코더 33.05MHz으로 총 193.81MHz로 측정되었다. 사용된 ROM의 크기는 인코더 65.21Kbyte, 디코더 32.01Kbyte, 공통소스 279.81Kbyte이다. 구현된 AMR-WB+ 소스 코드는 3GPP에서 제공하는 테스트 벡터들을 CodeWarrior와 목표 PDA 상에서 모두 bit-exact하게 통과함을 보임으로써 검증되었다.

• 한국전산구조공학회논문집
• /
• 제26권4호
• /
• pp.275-281
• /
• 2013

본 논문에서는 유전알고리즘을 사용하여 철근콘크리트 구조물의 최적 지진설계를 효율적으로 수행하기 위해 클러스터를 사용하는 경우 확장성을 확인하였다. 클러스터를 구성하는 코어프로세서의 개수를 증가시키면서 유전알고리즘의 각 세대에 소요되는 시간의 감소를 관찰하였다. 단일 퍼스널 컴퓨터의 구성을 분류한 후, wall-clock time과 암달의 법칙으로 예상된 값을 비교하여 예상되었던 병목현상을 확인하였다. 이에 클러스터의 확장성에서 복합적인 요인에 의한 경향을 확인할 수 있었다. 병목현상의 물리적인 요인과 알고리즘 측면에서의 요인을 구분하기 위해 유전알고리즘의 개채수를 나누어 실험을 수행하여 결과를 확인하였다.