• 한국정보통신학회논문지
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• 제19권11호
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• pp.2584-2589
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• 2015

본 논문은 산업 네트워크의 프로토콜의 해석과 변환기 개발을 위해 소요 되었던 시간을 효과적으로 단축하고자 하였다. 이를 위하여 산업용 네트워크의 통신 프로토콜을 해석하여 데이터를 획득하고 해석하여 사용자 프로토콜로 재구성하여 재전송 할 수 있는 프로토콜 컨버터를 개발 하였다. 개발된 사용자 프로토콜 컨버터는 소프트웨어와 하드웨어로 구성되며 Modbus, NMEA0183과 이더넷을 지원한다. 하드웨어 메인 프로세서는 AVR128을 사용하였고, 직렬 통신부, Ethernet 통신부를 배치하였다. 데이터 전송 실험 결과 매우 우수한 전송률과 변환율을 얻을 수 있었다.

• 한국컴퓨터정보학회논문지
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• 제23권1호
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• pp.33-39
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• 2018

In this paper, We studied the possibility of SoC(System On Chip) design using infrared image processing IP(Intellectual Property). And, we studied NUC(Non Uniformity Correction), BPR(Bad Pixel Recovery), and CEM(Contrast Enhancement) processing, the infrared image processing algorithm implemented by IP. We showed the logic and timing diagram implemented through the hardware block designed based on each algorithm. Each algorithm was coded as RTL(Register Transfer Level) using Verilog HDL(Hardware Description Language), ALTERA QUARTUS synthesis, and programed in FPGA(Field Programmable Gated Array). In addition, we have verified that the image data is processed at each algorithm without any problems by integrating the infrared image processing algorithm. Particularly, using the directly manufactured electronic board, Processor, SRAM, and FLASH are interconnected and tested and the verification result is presented so that the SoC type can be realized later. The infrared image processing IP proposed and verified in this study is expected to be of high value in the future SoC semiconductor fabrication. In addition, we have laid the basis for future application in the camera SoC industry.

• Journal of Information Processing Systems
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• 제15권2호
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• pp.374-385
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• 2019

This paper presents an optimal implementation of a Daubechies-based pipelined discrete wavelet packet transform (DWPT) processor using finite impulse response (FIR) filter banks. The feed-forward pipelined (FFP) architecture is exploited for implementation of the DWPT on the field-programmable gate array (FPGA). The proposed DWPT is based on an efficient transpose form structure, thereby reducing its computational complexity by half of the system. Moreover, the efficiency of the design is further improved by using a canonical-signed digit-based binary expression (CSDBE) and advanced functional sharing (AFS) methods. In this work, the AFS technique is proposed to optimize the convolution of FIR filter banks for DWPT decomposition, which reduces the hardware resource utilization by not requiring any embedded digital signal processing (DSP) blocks. The proposed AFS and CSDBE-based DWPT system is embedded on the Virtex-7 FPGA board for testing. The proposed design is implemented as an intellectual property (IP) logic core that can easily be integrated into DSP systems for sub-band analysis. The achieved results conclude that the proposed method is very efficient in improving hardware resource utilization while maintaining accuracy of the result of DWPT.

• Journal of Information Processing Systems
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• 제16권6호
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• pp.1359-1371
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• 2020

In transmitting and receiving such a large amount of data, reliable data communication is crucial for normal operation of a device and to prevent abnormal operations caused by errors. Therefore, in this paper, it is assumed that an error correction code (ECC) that can detect and correct errors by itself is used in an environment where massive data is sequentially received. Because an embedded system has limited resources, such as a low-performance processor or a small memory, it requires efficient operation of applications. In this paper, we propose using an accelerated ECC-decoding technique with a graphics processing unit (GPU) built into the embedded system when receiving a large amount of data. In the matrix-vector multiplication that forms the Hamming code used as a function of the ECC operation, the matrix is expressed in compressed sparse row (CSR) format, and a sparse matrix-vector product is used. The multiplication operation is performed in the kernel of the GPU, and we also accelerate the Hamming code computation so that the ECC operation can be performed in parallel. The proposed technique is implemented with CUDA on a GPU-embedded target board, NVIDIA Jetson TX2, and compared with execution time of the CPU.

• 한국인터넷방송통신학회논문지
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• 제23권5호
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• pp.115-121
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• 2023

RISC-V는 오픈소스 명령어집합 아키텍처로, 누구나 자유롭게 RISC-V 마이크로프로세서를 설계하고 구현할 수 있다. 본 논문에서는 RISC-V 아키텍처를 설계하고 시뮬레이션한 후, FPGA에 구현 및 합성하고 로직아날라이저(ILA)를 이용하여 검증하였다. RISC-V 코어는 SystemVerilog로 작성되어 효율적인 설계와 높은 재사용성을 나타내며, 다양한 응용 분야에서 사용 가능하다. Vivado를 사용하여 Ultra96-V2 FPGA보드에 합성함으로써 RISC-V 코어를 하드웨어로 구현하였고, 통합로직아날라이저(ILA)를 통해 설계의 정확성과 동작을 검증하였다. 실험 결과, 설계된 RISC-V 코어는 기대한 동작을 수행함을 확인하였으며, 이러한 연구 결과는 RISC-V 기반 시스템 설계와 검증에 중요한 기여를 할 수 있다.

• 대한전자공학회논문지SD
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• 제46권8호
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• pp.102-116
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• 2009

최근 멀티코어 프로세서의 이용이 증가함에 따라, 멀티코어환경에서 고성능 H.264/AVC 코덱을 구현하기 위한 다양한 병렬화 기법들이 제안되고 있다. 이러한 기법들은 병렬화 기법 적용 방식에 따라 태스크 레벨 병렬화 기법과 데이터 레벨 병렬화 기법으로 구분된다. 태스크 레벨 병렬화 기법을 이용한 파이프라인 병렬화 기법은 H.264 알고리즘을 파이프라인 단계로 나누어 구현하며, 일반적으로 화면 사이즈가 작고 복잡도가 낮은 비트스트림에 유리하다. 그러나 프로세싱 모듈별 수행시간 차이가 커서 로드밸런싱이 좋지 않고, 파이프라인 단계의 수가 제한적이라 성능 확장성에 제한이 있어 HD 비디오같이 해상도가 큰 비트스트림 처리에는 적합하지 않은 단점이 있다. 본 논문에서는 로드밸런싱 및 성능 확장성을 고려하여 매크로블록 라인 단위로 쓰레드를 할당하는 수평적 데이터 레벨 병렬화 기법을 제안하고, 이에 대한 성능 예측 수식 모델을 통하여 성능을 예상한다. 또한 성능 예측의 정확성을 검증하기 위해 JM 13.2 레퍼런스 디코더에 대한 데이터 레벨 병렬화 기법을 ARM11 MPCore 환경에서 구현하고 이에 대한 성능 검증을 수행하였다. SoCDesigner를 이용한 사이클 단위의 성능 측정 결과, 본 논문에서 제시하는 쓰레드 증가에 대한 병렬화 기법의 성능 변화를 비교적 높은 수준의 정확도로 예측 가능하였다.

• 대한전자공학회논문지SP
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• 제48권4호
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• pp.116-128
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• 2011

본 논문에서는 기존의 방법에 비해서 사용되는 메모리의 증가가 없이, 혹은 메모리의 증가를 최소화하는 영상 메모리의 회전 변환 기법을 개발하여 얼굴 회전 변화에 강인한 고성능 실시간 얼굴 검출 엔진 구조를 제안하였으며 FPGA 구현을 통하여 제안 구조의 타당성을 검증하였다. 고성능 얼굴 검출을 위해 기존에 사용하던 조명 변화에 강인한 MCT(Modified Census Transform) 변환 기법과 최적화된 학습데이터 생성을 위한 Adaboost 학습 기법 이외에 얼굴 회전 변환에 강인함을 위한 영상 회전 기법을 이용하였다. 제안한 하드웨어 구조는 색좌표 변환부, 잡음 제거부, 메모리 인터페이스부, 영상 회전부, 크기 조정부, MCT 생성부, 얼굴 후보 검출부/ 신뢰도 비교부, 좌표 재조정부, 데이터 검증부, 검출 결과 표시부/컬러 기반 검출 결과 표시부로 구성되어있다. 구현 및 검증을 위해 Virtex5 LX330 FPGA 보드와 QVGA급 CMOS 카메라, LCD Display를 이용하였으며, 다양한 실생활 환경 및 얼굴 검출 표준 데이터베이스에 대해서 뛰어난 성능을 나타냄을 검증하였다. 결과적으로 실생활 환경에서 초당 60프레임 이상의 속도로 실시간 처리가 가능하며, 조명 변화 및 얼굴 회전 변화에 강인하고, 동시에 32개의 다양한 크기의 얼굴 검출이 가능한 고성능 실시간 얼굴 검출 엔진을 개발하였다.

• 전기전자학회논문지
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• 제22권3호
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• pp.858-861
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• 2018

본 논문에서는 소형 $360^{\circ}$ 구강 스캐너 렌즈 모듈의 개발을 제안한다. 제안하는 소형 $360^{\circ}$ 구강 스캐너 렌즈 모듈은 소형 $360^{\circ}$ 고해상도(4MegaPixel) 렌즈 광학계, 15mm 이미지 센서부, 소형 $360^{\circ}$ 구강 스캐너 렌즈 외형 등으로 구성된다. 소형 $360^{\circ}$ 고해상도 렌즈 광학계는 총 9매의 렌즈로 어린이부터 성년까지 전 연령에 걸쳐 사용이 가능하도록 렌즈 외경을 15mm 이하로 제작한다. 소형 $360^{\circ}$ 고해상도 렌즈 광학계에 의해 입사되는 빛을 $90^{\circ}$ 굴곡을 시켜 이미지 센서에 영상 이미지를 전달하게 한다. 15mm 이미지 센서부는 이미지 센서의 열, 행 주소를 통해 이미지 배열을 거친 후 전압으로 변환된 값을 임베디드 보드의 ISP(Image Signal Processor)에 전송한다. 소형 $360^{\circ}$ 구강 스캐너 렌즈 외형은 개발된 렌즈의 고정을 위하여 경통을 설계하였다. 제안된 소형 $360^{\circ}$ 구강 스캐너 렌즈 모듈의 성능을 평가하기 위하여 공인시험기관에서 실험한 결과, $360^{\circ}$ 렌즈 광학계 분해능은 150cycles/mm에서 30% 이상, $360^{\circ}$ 렌즈 화각은 수평은 $360^{\circ}$, 수직은 $42^{\circ}{\sim}85^{\circ}$, 렌즈 왜곡률은 5% 이하의 세계최고 수준과 동일한 결과를 산출하였다.

• 한국통신학회논문지
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• 제29권10A호
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• pp.1113-1122
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• 2004

분산 컴퓨팅 기술 발달과 인터넷 이용의 확산에 따라 고속의 멀티미디어 서비스에 대한 사용자의 욕구가 날로 증가하고 있다. 이에 따라 영상, 음성 등이 포함된 대용량 정보매체를 다루는 서비스가 주로 이루어지고 있으며 망 사업자들은 이러한 대용량 정보매체의 고속 전송이 가능하도록 초고속 네트워킹 설비에 끊임없이 투자하고 있다. 이와 같은 빠른 속도의 서비스뿐만 아니라 이와 동시에 만족되어야 하는 서비스의 요건은 안정성이다. 시스템 고장으로 인하여 기반 시설이 마비될 수 있는 전자 정보 시스템은 매우 높은 가용성 및 신뢰성을 가져야 한다. 이러한 고가용성과 고신뢰성을 얻기 위하여 본 논문에서는 핫 스탠바이 스페어링 기법을 이용한 고장 감내 다중화 시스템을 제안하고 구현한다. 제안된 시스템은 일반적인 단일 모듈 시스템을 다중화 하여 고장이 발생하면 유연하게 대처하도록 하고 고장 검출 버스를 적용하여 비교를 통한 고장 검출 기능이 가능하도록 하였다. 또한 제안된 구조는 단일 모듈 시스템에 버스 변환 장치를 도입하여 보다 쉽게 고장 감내 다중화 시스템을 구현할 수 있도록 하였다. 그리고 본 논문에서 제안한 하드웨어 시스템의 성능 평가를 위하여 마코프 프로세스를 이용한 모델링을 적용하여 고가용성 및 고신뢰성을 검증하였다.

• 한국정보전자통신기술학회논문지
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• 제11권1호
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• pp.34-39
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• 2018

ICT 기술이 발전함에 따라, 다양한 크기와 형태의 웨어러블 디바이스가 개발되어 지고 있다. 또한, 성능이나 스펙은 현재의 스마트폰과 연결 가능하도록 IOT 융합 제품으로 재탄생 되고 있다. 이것은 4차 산업혁명의 범용 기술 중 하나로, 우리의 삶의 질과 환경을 바꾸는 기술로 집중 조명을 받고 있다. 이와 함께 헬스케어 기술이 결합된 신기술 제품이 증가함에 따라, 이를 필요로 하는 사용자들에게 다양한 기능들이 제공되고 있다. 웨어러블 기술은 기술개발과 함께 지속적인 증가 추세에 있다. 또한 이를 스마트 와치 형태의 제품으로 개발하여 제품을 출시하고 있다. 또한 소형화를 위해 마이크로프로세서의 집적화 기술을 적용한 오픈소스 하드웨어들이 개발되고 있다. 그중 아두이노 관련 제품은 현재 다양하게 만들어져 있으며 용도에 따라 아두이노 프로세서를 개발 툴에 맞추어 사용하면 된다. 이에 본 연구에서는 오픈소스 하드웨어 기반의 타이니두이노를 활용하여 웨어러블 신체 생체 활동 모니터링 시스템을 개발하였다. 타이니두이노는 Atmega 프로세스를 기반으로 제작된 초소형 아두이노 호환 보드로 오픈소스 통합 개발 환경(스케치)에서 프로그램이 가능하다. 웨어러블 신체 생체 활동 모니터링 시스템은 일상적인 건강관리를 할 수 있는 스마트 u-Healthcare 시스템이라는 것이 큰 장점이라 할 수 있겠다.