• 대한전자공학회논문지SD
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• 제45권5호
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• pp.40-49
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• 2008

Mobile-DTV 응용을 위한 분수형 주파수 합성기를 1.8V $0.18{\mu}m$ CMOS 공정으로 설계하였다. VCO는 PMOS를 사용하여 위상잡음을 감소시켰고, 인덕터와 캐패시터, 버렉터(varactor)를 선택적으로 스위칭하는 기법을 적용하여 측정 결과 800MHz-1.67GHz 대역에서 동작이 가능한 것을 확인하였다. VCO 이득 곡선의 선형 특성을 개선하기 위해서 버렉터 바이어스 기법을 사용하였고, 개수를 2개로 최소화 하였다. 추가적으로 버렉터 스위칭 기법을 사용해서 VCO 이득 저하 특성을 개선하였다. 또한, VCO 주파수 교정 블록을 사용해서 VCO 이득 저하를 개선하면서, VCO 이득의 간격을 일정하게 유지하도록 설계하였다. 분수형 주파수 분주비를 위한 시그마-델타 변조기의 설계 시 통합 모의실험 기법(co-simulation method)을 적용해서 설계의 정확성과 효율성을 향상시켰다. VCO와 PFD, CP, LF는 Cadence Spectre를 이용하여 검증하였고, 분주기는 Spectre와 Matlab Simulink, ModelSim, HSPICE를 이용하여 검증하였다. 주파수 합성기의 전체 소모 전력은 1.8V 전원 전압에서 18mW이고, VCO의 주파수 영역은 최대 주파수의 약 52.1%가 되는 것을 확인하였다. 또한 VCO의 위상 잡음은 1GHz, 1.5GHz, 2GHz 출력 주파수에서 1MHz 오프셋에서 -100dBc/Hz 이하의 잡음 특성을 확인하였다.

• 대한전자공학회논문지SD
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• 제43권6호
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• pp.53-61
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• 2006

고속 Flash, Pipelining type의 CMOS A/D 변환기에서 Sampling frequency가 고주파로 올라감에 따라 Clock Feed-through 현상, Kick-back 현상 등의 영향으로 DC Reference voltage 흔들림 현상이 심화되고 있다. 뿐만 아니라 측정 시 외부 Noise가 Reference voltage에 적지 않은 영향을 미친다는 것을 감안 할 때 High speed A/D converter에서 Reference fluctuation 감쇄회로는 반드시 필요하다. 기존의 방식은 단순히 커패시터를 이용했으나 면적이 크고 효과가 좋지 않다는 단점이 있다. 본 논문에서는 Transmission Gate를 이용한 reference fluctuation 감쇄 회로를 제안하고 흔들림 현상이 크게 개선되었음을 정량적 분석 및 측정을 통하여 증명하였다. 제안하는 회로의 측정을 위해 6bit의 해상도를 갖는 2GSPS CMOS A/D 변환기를 설계 및 제작하였다. 제작된 A/D 변환기를 이용하여 Reference 전압이 40mV의 흔들림이 있음에도 원하는 범위 내에서 동작함을 측정하였다. 본 연구에서는 1.8V $0.18{\mu}m$ 1-poly 5-metal N-well CMOS 공정을 사용하였고, 소비전력은 145mW로 Full Flash 변환기에 비해 낮았다. 실제 제작된 칩의 SNDR은 약 36.25dB로 측정되었고, INL과 DNL은 각각 ${\pm}0.5$ LSB 이하로 나타났다. 유효칩 면적은 $997um\times1040um$ 이었다.

• 한국터널지하공간학회 논문집
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• 제24권6호
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• pp.483-494
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• 2022

도심지 지상공간의 포화로 인한 지하공간 개발은 지속적으로 증가하고 있으며, 지하공간은 교통, 상하수도, 통신구, 전력구 및 각종 복합 문화 공간으로 활용되고 있다. 지하공간을 굴착하는 대표적인 방법으로 국내에서는 NATM (New Austrian Tunneling Method)과 같은 화약을 이용한 발파 공법이 주로 사용되어왔다. 하지만, 발파 공법은 터널 굴착 시 진동과 소음을 유발하기 때문에 굴착 인근 지역 주민들의 민원이 많이 발생한다. 최근 도심지 대심도 지하공간 굴착공사가 증가하고 있어 발파 진동과 소음 저감을 위한 근본적인 노력과 기술이 필요로 되고 있는 상황이다. 본 연구에서는 GTX-A 노선 일부구간의 현장 발파 진동 계측자료 및 지반조사자료와 설계자료를 활용하여 동일 발파, 터널조건에서 심도에 따른 발파 진동 변화를 수치해석을 통해 예측하고자 한다. 또한 발파 위치 직상부로부터의 이격거리에 따라 발파 진동의 감소 경향을 분석하여 주택가와 같은 인구 밀집 지역으로부터 필요한 이격거리를 제시하고자 한다.

• 전자공학회논문지
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• 제50권1호
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• pp.137-147
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• 2013

본 논문에서는 폴딩 구조에 저항열 인터폴레이션 기법을 적용한 1.2V 8b 1GS/s CMOS folding-interpolation A/D 변환기(ADC)에 대해 논한다. 기존 폴딩 ADC가 갖는 경계조건 비대칭 오차를 최소화하기 위해 홀수개의 폴딩 블록과 프랙셔널 폴딩 비율(fractional folding rate)을 사용하는 구조를 제안한다. 또한, 프랙셔널 폴딩기법을 구현하기 위해 덧셈기를 사용하는 새로운 디지털 인코딩기법도 제안한다. 그리고 iterating offset self-calibration 기법과 디지털 오차 보정 회로를 적용하여 소자 부정합과 외부 요인에 의한 노이즈 발생을 최소화하였다. 제안하는 A/D 변환기는 1.2V 0.13um 1-poly 6-metal CMOS 공정을 사용하여 설계 되었으며 $2.1mm^2$ 유효 칩 면적과(A/D 변환기 core : $1.4mm^2$, calibration engine : $0.7mm^2$), 350mW의 전력 소모를 나타내었다. 측정결과 변환속도 1GS/s에서 SNDR 46.22dB의 특성을 나타내었다. INL 과 DNL 은 자체보정회로를 통해 모두 1LSB 이내로 측정되었다.

• 한국통신학회논문지
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• 제35권5A호
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• pp.482-489
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• 2010

본 논문에서는 RF PPF(Poly Phase Filter)를 이용하는 이미지 제거회로에서 광대역의 모든 RF 신호를 한꺼번에 Quadrature 신호로 변환시키는 기존 구조와 다르게 광대역의 RF 신호를 여러 개의 협대역(Narrow band)으로 세분화시켜 Quadrature 신호로 변환시키는 새로운 구조의 주파수 가변형 협대역 DQ-IRM(Double-Quadrature Image Rejection Mixer) 구조를 제안하였다. 기저대역에서 선택한 채널과 그 인접 2-3개 채널이 포함된 협대역 RF 신호만을 선택적으로 Quadrature 신호로 변환시키는 이 구조는 RF PPF의 차수를 줄일 수 있기 때문에 낮은 경로손실 특성과 높은 이미지제거 성능을 동시에 구현이 가능하다. 제안한 DQ-IRM를 이용하여 지상파 디지털멀티미디어방송(Terrestrial Digital Multimedia Broadcasting, T-DMB) 수신용 CMOS RF 튜너 칩을 설계하고 그 성능을 검증하였다. 설계된 CMOS RF 튜너 칩은 CMOS 0.18 um 테크놀로지를 이용하였으며, 170-240 MHz 주파수대역에서 약 1.26 dB의 잡음특성과 약 51 dB 이상의 이미지제거 성능을 얻었다. 설계된 칩 사이즈는 $3.0{\times}1.8mm2$이며, 총 소모전력은 동작전압 1.8 V에서 55.8 mW이다.

• 대한전자공학회논문지SD
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• 제43권11호
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• pp.37-47
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• 2006

본 논문에서는 Digital Video Broadcasting (DVB), Digital Audio Broadcasting (DAB) 및 Digital Multimedia Broadcasting (DMB) 등과 같이 저전압, 저전력 및 소면적을 동시에 요구하는 고성능 무선 통신 시스템을 위한 10b 25MS/s $0.8mm^2$ 4.8mW 0.13um CMOS A/D 변환기 (ADC)를 제안한다. 제안하는 ADC는 요구되는 해상도 및 속도 사양을 만족시키면서 동시에 면적 및 전력 소모를 최소화하기 위해 2단 파이프라인 구조를 사용하였으며, 스위치 기반의 바이어스 전력 최소화 기법(switched-bias power reduction technique)을 적용하여 전체 전력 소모를 최소화하였다. 입력단 샘플-앤-홀드 증폭기는 낮은 문턱전압을 가진 트랜지스터로 구성된 CMOS 샘플링 스위치를 사용하여 10비트 이상의 해상도를 유지하면서, Nyquist rate의 4배 이상인 60MHz의 높은 입력 신호 대역폭을 얻었으며, 전력소모를 최소화하기 위해 1단 증폭기를 사용하였다. 또한, Multiplying D/A 변환기의 커패시터 열에는 소자 부정합에 의한 영향을 최소화하기 위해서 인접신호에 덜 민감한 3차원 완전 대칭 구조의 커패시터 레이아웃 기법을 제안하며, 기준 전류 및 전압 발생기는 온-칩으로 집적하여 잡음을 최소화하면서 필요시 선택적으로 다른 크기의 기준 전압을 외부에서 인가할 수 있도록 설계하였다. 또한, 다운 샘플링 클록 신호를 사용하여 바이어스 전류를 제어함으로써 10비트의 해상도에서 응용 분야에 따라서 25MS/s 뿐만 아니라 10MS/s의 동작 속도에서 더 낮은 전력 사용이 가능하도록 하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며 측정된 최대 DNL 및 INL은 각각 0.42LSB 및 0.91LSB 수준을 보인다. 또한, 25MS/s 및 10MS/s의 동작 속도에서 최대 SNDR 및 SFDR이 각각 56dB, 65dB이고, 전력 소모는 1.2V 전원 전압에서 각각 4.8mW, 2.4mW이며 제작된 ADC의 칩 면적은 $0.8mm^2$이다.

• 대한전자공학회논문지SD
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• 제43권11호
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• pp.48-57
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• 2006

본 설계에서는 최근 부상하고 있는 motor control, 3-phase power control, CMOS image sensor 등 각종 센서 응용을 위해 고해상도와 저전력, 소면적을 동시에 요구하는 12b 200KHz 0.52mA $0.47mm^2$ 알고리즈믹 ADC를 제안한다. 제안하는 ADC는 요구되는 고해상도와 처리 속도를 얻으면서 동시에 전력 소모 및 면적을 최적화하기 위해 파이프라인 구조의 하나의 단만을 반복적으로 사용하는 알고리즈믹 구조로 설계하였다. 입력단 SHA 회로에서는 고집적도 응용에 적합하도록 8개의 입력 채널을 갖도록 설계하였고, 입력단 증폭기에는 folded-cascode 구조를 사용하여 12비트 해상도에서 요구되는 높은 DC 전압 이득과 동시에 층L분한 위상 여유를 갖도록 하였다. 또한, MDAC 커패시터 열에는 소자 부정합에 의한 영향을 최소화하기 위해서 인접 신호에 덜 민감한 3차원 완전 대칭 구조의 레이아웃 기법을 적용하였으며, SHA와 MDAC 등 아날로그 회로에는 향상된 스위치 기반의 바이어스 전력 최소화 기법을 적용하여 저전력을 구현하였다. 기준 전류 및 전압 발생기는 칩 내부 및 외부의 잡음에 덜 민감하도록 온-칩으로 집적하였으며, 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압을 외부에서 인가할 수 있도록 설계하였다. 또한, 다운 샘플링 클록 신호를 통해 200KS/s의 동작뿐만 아니라, 더 적은 전력을 소모하는 10KS/s의 동작이 가능하도록 설계하였다. 제안하는 시제품 ADC는 0.18um n-well 1P6M CMOS 공정으로 제작되었으며, 측정된 DNL과 INL은 각자 최대 0.76LSB, 2.47LSB 수준을 보인다. 또한 200KS/s 및 10KS/s의 동작 속도에서 SNDR 및 SFDR은 각각 최대 55dB, 70dB 수준을 보이며, 전력 소모는 1.8V 전원 전압에서 각각 0.94mW 및 0.63mW이며, 시제품 ADC의 칩 면적은 $0.47mm^2$ 이다.

• 한국산학기술학회논문지
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• 제18권12호
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• pp.126-134
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• 2017

심전도(ECG) 신호에서 R-피크를 추출하는 기법에 대하여 많은 연구가 진행 되어 왔으며, 다양한 방법으로 구현되어 왔다. 그러나 이러한 검출 방법 대부분은 실시간 휴대용 심전도 장치에서 구현하기가 복잡하고 어려운 단점이 있다. R-피크 검출을 위해서는 심전도 데이터에 대하여 베이스라인 드리프트 및 상용전원 잡음 제거 등의 적절한 전처리 및 후가공이 필요하며, 특히 적응형 필터를 활용한 기법에서는 적절한 임계값을 선택하는 것이 중요하다. 적응형 필터의 임계값을 추출하는 방식에서는 고정형(Fixed) 및 적응형(adaptive)으로 구분할 수 있다. 고정 임계 값 추출 방식은 고정된 임계값 보다 낮은 값의 입력이 들어오는 경우에 R-피크 값을 감지하지 못하는 경우가 있으며, 적응 임계값 추출 방식은 때때로 잡음에 의한 잘못된 임계값을 도출하여, 다른 파형(P혹은 T파)의 피크를 감지하는 경우도 나타난다. 본 논문에서는 계산상의 복잡성이 적고, 코드 구현이 단순하면서도 잡음에 강인한 R-피크 검출 알고리즘을 제안한다. 제안된 방식은 앞서 설명한 임계값 추출 문제를 해결하기 위해서, 적응형 필터를 사용해, 심전도 신호에서 베이스 라인 드리프트 제거를 하여 적절한 임계값을 계산하도록 한다. 그리고 필터 처리된 심전도 신호의 최소 값과 최대 값을 사용하여 적절한 임계값이 자동으로 추출 되도록 한다. 그런 다음 심전도 신호로부터 R-피크를 검출하기 위해 임계값 아래에서 'neighborhood searching' 기법이 적용된다. 제안된 방법은 R-피크 검출의 정확도를 향상시키고, 계산 량을 줄여 검출 속도가 보다 빨라지도록 하였다. 다음으로 R-피크 값이 검출 되면, R-R interval 등의 값을 이용해 심박 수를 계산할 수 있도록 한다. 실험결과 심박 수 검출 정확도와 감도가 약 100%로 매우 높았음을 확인할 수 있었다.

• 대한전자공학회논문지SD
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• 제46권8호
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• pp.117-124
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• 2009

본 논문에서는 UWB용 송수신기에서 LO 주파수를 생성해주는 주파수 합성기의 설계 결과를 보여주고 있다. 빠른 채널 스위칭 시간을 만족하기 위해서 1개의 PLL 과 여러 개의 분주기들과 SSB 믹서를 이용한 Sub-Band Generator로 구성하였으며, 전류 소모 및 면적을 최소화 하도록 설계하였다. 또한, 효과적인 주파수 플래닝을 통하여, 1개의 PLL로부터 생성된 636 MHz의 단일 주파수를 입력으로 받아 UWB Band Group 1 에 해당하는 3432 MHz, 3960 MHz, 4488 MHz의 중심 주파수를 발생시키는 Sub-Band Generator를 설계하였다. VCO의 튜닝 범위를 넓히면서도, 해상도를 높이기 위하여 MIM 커패시터, Varactor, DAC를 이용한 새로운 고 해상도 VCO 튜닝 기법을 제안하였다. 또한 본 논문에서 제안한 주파수 합성기의 구조는 기저 대역 모뎀의 ADC를 위한 클록을 공급하기 때문에 모뎀에서 ADC에 클록을 공급하기 위한 PLL을 제거할 수 있는 장점이 있다. VCO의 튜닝 범위는 1.2 GHz이며, 6336 MHz의 출력 주파수에서의 위상 잡음은 1 MHz 옵셋에서 -112 dBc/Hz 로 측정 되었다. UWB용 PLL 및 Sub-Band Generator는 0.13 ${\mu}m$ CMOS 공정으로 설계하였으며, 전체 Chip 면적은 2 ${\times}$ 2 mm2 이다. 전력 소모는 1.2 V 의 공급 전원에서 60 mW이다.

• 대한전자공학회논문지SD
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• 제48권3호
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• pp.34-41
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• 2011

본 논문은 넓은 튜닝 범위와 정밀한 해상도 성능을 가지는 능동 인덕터를 이용한 디지털 제어 발진기에 대한 논문이다. 디지털 제어 발진기의 주파수를 조정하기 위해 능동 인덕터의 트랜스컨덕턴스를 디지털적으로 조정하는 구조를 제안하였으며, 디지털 제어 발진기의 이득 또한 디지털적으로 조정하여 이득 변화를 상쇄하도록 하였다. 또한, 넓은 튜닝 영역과 정밀한 해상도를 구현하기 위해 자동 3 단계 주파수 및 이득 튜닝 루프를 제안하였다. 디지털 제어 발진기의 총 주파수 튜닝 영역은 2.1 GHz ~ 3.5 GHz로 1.4 GHz의 영역으로 이는 2.4 GHz의 중간 주파수에 대하여 58 %에 해당한다. 유효 주파수 해상도는 시그마 델타 모듈레이터를 사용하여 0.14 kHz/LSB를 구현하였다. 제안하는 디지털 제어 발진기는 0.13 ${\mu}m$ CMOS 공정으로 설계 되었다. 전체전력 소모는 1.2 V 공급전압에서 6.6 mW이며 위상 잡음 성능은 2.4 GHz 중간 주파수의 경우, 1 MHz 오프셋에서 -120.67dBc/Hz 성능을 보이고 있다.