• 전자공학회논문지SC
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• 제37권4호
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• pp.28-34
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• 2000

본 논문에서는 완전평형 전류 적분기를 이용하여 저전압 구동이 가능하고 고주파수 응용이 가능한 연속시간 필터를 설계하였다. 적분기 회로의 평형 구조 특성 때문에 짝수 차수의 고조파 성분들이 제거되고, 입력 신호 범위가 2배가되어 제안된 필터는 개선된 잡음 특성과 넓은 동적범위를 갖는다. 또한 상보형 전류미러를 이용하기 때문에 바이어스 회로가 간단하고 필터의 차단주파수는 단일 바이어스 전류원에 의해 간단히 제어할 수 있다. 설계의 예로 3차 버터워스 저역통과 필터를 개구리도약법으로 구현하였고, 제안된 완전평형 전류모드 필터는 0.65㎛ CMOS n-well 공정 파라미터를 이용하여 SPICE 시뮬레이션한 후 필터의 특성을 검토하였다. 시뮬레이션 결과 3V의 공급 전압에서 50㎒의 차단주파수, 1%의 THD에서 69㏈의 동적 범위를 갖고, 전력소모는 4㎽이다.

• 전자공학회논문지
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• 제53권9호
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• pp.54-61
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• 2016

본 논문에서는 6 Gbps 고속 double data rate(DDR) 인터페이스를 위한 기준 전압 발생기와 선형 등화기를 포함하는 단일 종단 수신기를 제안한다. 제안하는 단일 종단 수신기는 낮은 전압 레벨의 입력 신호에 대해 전압 이득을 증가시키기 위해 공통 게이트 증폭기를 사용한다. 저주파의 이득을 줄이고 고주파 피킹 이득을 발생시키는 연속 시간 선형 등화기가 공통 게이트 증폭기에서의 구현을 위해 제안된다. 또한, 공통 게이트 증폭기의 오프셋 노이즈를 줄임으로 전압이득을 극대화하기 위해 기준 전압 발생기가 구현된다. 제안하는 기준 전압 발생기는 디지털 평준화 기법에 의해 2.1 mV의 해상도로 제어된다. 제안된 단일 종단 수신기는 공급전압 1.2 V의 65 nm CMOS 공정에서 설계되었으며 6 Gbps의 동작속도에서 15 mW의 전력을 소모한다. 설계된 등화기는 저주파에서의 이득 대비 3 GHz 주파수에서의 피킹 이득을 5 dB 이상 증가시킨다.

• 한국산학기술학회논문지
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• 제14권10호
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• pp.5105-5114
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• 2013

본 논문은 심해저 환경을 고려한 케이블 및 필터 설계에 관한 연구를 수행하였다. 심해저 플랜트에서 사용하고 있는 전기 아키텍처는 해상에서 고전압의 전원 공급 장치, 고용량 구동시스템, 장거리 케이블과 전동기로 구성되어있다. 전도 노이즈는 전동기 구동용 인버터의 고속 스위칭 시 발생하는 급속한 전압변화로 인해 발생하며, 케이블의 길이가 길어질수록 전동기에 심각한 과도 전압을 발생시킨다. 따라서 심해저 플랜트에 사용되는 장거리 케이블의 R, L, 선간 C, 선-접지 C를 고려한 선로를 설계하여 구동 전동기에 발생하는 과전압을 확인하였다. 또한, PWM 인버터 구동시스템의 전도 노이즈 저감을 위한 필터를 설계하여 심해저 플랜트 모델의 가이드라인을 제안하고자 한다.

• 전자공학회논문지
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• 제50권11호
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• pp.64-69
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• 2013

본 논문에서는 10-bit 해상도의 Two-Step Single-Slope A/D 변환기를 이용한 고속 CMOS Image Sensor(CIS)를 제안하였다. 제안하는 A/D 변환기는 5-bit coarse ADC 와 6-bit fine ADC 로 구성되어 있으며, 기존의 Single-Slope A/D 변환기보다 10배 이상의 변환속도를 나타내었다. 또한 고속 동작에서 적은 노이즈 특성을 갖기 위해 Digital Correlated Double Sampling(D-CDS) 회로를 제안하였다. 설계된 A/D 변환기는 0.13um 1-poly 4-metal CIS 공정으로 제작되었으며 QVGA($320{\times}240$)급 해상도를 갖는다. 제작된 칩의 유효면적은 $5mm{\times}3mm$ 이며 3.3V 전원전압에서 약 35mW의 전력소모를 나타내었다. 변환속도는 10us 이었으며, 프레임율은 220 frames/s으로 측정되었다.

• 조명전기설비학회논문지
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• 제14권4호
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• pp.1-7
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• 2000

본 논문에서 원전의 핵연료 다발의 중섬자속을 측정할 수 있는 노내중성지속 감시계통의 구동모터를 제어하기 위한 스위치의 오동작 원인 분석 및 이 문제를 해결하기 위한 방안을 제시하고자 한다. 노내중성자속 감시계동은 검출기 안내관을 통해 검출기가 노심으로 삽입되거나 인출될 경우 접점선호를 발생하는 기계식 스위치레버를 장착하고 있다. 그러나 기계적인 열화나 환경적인 요인에 의해 기계식 스위치레버의 특성이 점점 변화되어 마침내 잘못된 접점신호를 발생하게 된다. 그러므로 아들 문제 해결을 위해 기계식 스위지 대선 전자식 스위치를 검출기 안내관 밖에 배치하였고, 공진효과를 이용하여 점점신호를 발생하는 회로개선과 소음 및 전기적 방해를 방지하기 위한 콘데서를 전자회로 전원 입력측에 설치하였다. 이러한 개선을 완료한 후, 여러 조건하에서 이 향상된 스위치 제어회로를 반복적으로 시험하였는데, 결국 이를 통해 원하는 접점신호를 얻게되었을 뿐 아니라 발전소 정상운전 중에 관련시스템의 주기시험을 통해서도 검출기 접점 오동작 신호가 발생되지 않음울 확인할 수 있게 되었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권2호
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• pp.98-107
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• 2013

This work describes a 13b 100 MS/s 0.13 um CMOS four-stage pipeline ADC for 3G communication systems. The proposed SHA-free ADC employs a range-scaling technique based on switched-capacitor circuits to properly handle a wide input range of $2V_{P-P}$ using a single on-chip reference of $1V_{P-P}$. The proposed range scaling makes the reference buffers keep a sufficient voltage headroom and doubles the offset tolerance of a latched comparator in the flash ADC1 with a doubled input range. A two-step reference selection technique in the back-end 5b flash ADC reduces both power dissipation and chip area by 50%. The prototype ADC in a 0.13 um CMOS demonstrates the measured differential and integral nonlinearities within 0.57 LSB and 0.99 LSB, respectively. The ADC shows a maximum signal-to-noise-and-distortion ratio of 64.6 dB and a maximum spurious-free dynamic range of 74.0 dB at 100 MS/s, respectively. The ADC with an active die area of 1.2 $mm^2$ consumes 145.6 mW including high-speed reference buffers and 91 mW excluding buffers at 100 MS/s and a 1.3 V supply voltage.

• 대한전자공학회논문지SD
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• 제40권8호
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• pp.598-609
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• 2003

본 논문에서는 CMOS IF PLL 주파수합성기를 설계하였다. 설계된 주파수합성기는 칩 외부에 LC 공진 회로를 원하는 값에 맞게 바꿈으로써 다양한 중간 주파수에서 동작 가능하다. VCO는 자동진폭조절 기능을 갖도록 설계하여 LC 공진회로의 Q-factor에 무관하게 일정한 진폭의 출력을 발생한다. 설계된 주파수분주기는 8/9 또는 16/17 dual-modulus prescaler를 포함하며, 다양한 응용분야에 적용 가능하도록 외부 직렬데이터에 의해 동작 주파수를 프로그램할 수 있도록 하였다. 설계된 회로는 0.35㎛ n-well CMOS 공정을 사용하여 제작되었으며, 제작된 IC의 성능을 측정한 결과 260㎒의 동작주파수에서 위상잡음은 -114dBc/Hz@100kHz 이고 lock time은 300㎲보다 작다. 설계된 회로는 3V의 전원전압에서 16mW의 전력을 소모하며, 칩 면적은 730㎛×950㎛이다.

• 한국태양에너지학회 논문집
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• 제29권1호
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• pp.32-37
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• 2009

Photovoltaic(PV) permits the on-site production of electricity without concern for fuel supply or environmental adverse effects. The electrical power is produced without noise and little depletion of resources. So BIPV(Building-Integrated Photovoltaic) system have been increased around the world. Hereby the relative installation costs of the system will be relatively low compared to traditional installations of PV in high-rise buildings. This paper examined possibility of building integrated balcony PV system and analyzed both performance and problems of this system. The system is influenced by conditions such as irradiation, module temperature, shade and architectural component etc. If this BIPV system of 1.1kW is possible the natural ventilation in the summer case, the temperature of PV module decrease and then the efficiency of PV system increase generally. By the results, the annual averaged PR of BIPV system of cold facade type is about 74.7%.

• 한국수자원학회논문집
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• 제54권spc1호
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• pp.1083-1093
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• 2021

물 사용량 예측은 최적의 용수 공급 운영 방안을 수립하고 전력 소비량 절감을 위하여 꼭 필요한 과정이라고 할 수 있다. 그러나 수용가 단위의 물 사용량은 용도, 사용자의 패턴, 날씨 등의 다양한 요인으로 인해 변화하는 비선형적 특성을 지니고 있다. 따라서 본 연구에서는 비선형적인 수용가 단위의 물 사용량을 예측하기 위하여 다양한 기법들을 연계한 KWD 프레임워크를 제안하고자 하였다. 즉, 먼저 개별 수용가 마다 용도에 따른 유사한 패턴을 파악하기 위해 K-means (K) 군집분석을 수행하였고, 잡음성분을 제거함으로써 핵심적인 주기패턴을 파악하기 위해 Wavelet (W) 방법을 적용하였다. 또한 비선형적 특성을 학습시키기 위해 Deep learning (D) 알고리즘을 적용하였다. 그리고 기존의 선형 시계열 모형인 ARMA 모형과 비교하여 KWD 프레임워크의 성능을 분석하였다. 그 결과 제안된 모형의 상관성은 92%, ARMA 모형은 약 39%로 KWD 프레임워크가 2배 이상의 성능을 가지는 것으로 분석되었다. 따라서 본 연구에서 제안한 방법을 활용할 경우 정확한 물 사용량 예측이 가능해질 것이며, 상황에 따른 최적의 공급 방안을 수립할 수 있을 것이다.

• 대한전자공학회논문지SD
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• 제45권11호
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• pp.89-94
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• 2008

본 논문에서는 서브샘플링 기법을 이용한 직접변환 수신단에 이용할 수 있는 광대역 증폭기와 높은 Q-factor 값을 가지는 대역통과 필터(BPF) 회로를 0.18um CMOS 공정을 이용하여 구현하였다. 광대역 증폭기는 5.4GHz의 대역폭 및 12dB의 파워 이득 특성을 가지며, 대역통과필터는 2.4GHz Bluetooth 규격에서 동작할 수 있도록 설계하였다. RF 신호가 안테나를 통해 광대역 증폭기와 BPF를 통과한 후의 주파수응답 측정결과를 살펴보면, 2.34GHz에서 18.8dB의 파워이득파 31MHz의 대역폭을 갖는다. 이는 대역통과 필터의 Q-factor 값이 75로써 매우 높은 선택도(selectivity) 특성을 나타낸다. 또한, 전체 칩은 8.6dB의 noise-figure 특성과 대역폭 내에서 -12dB 이하의 입력 임피던스 매칭 (S11) 특성을 보이며, 전력소모는 1.8V 단일 전원전압으로부터 64.8mW 이고, 칩 면적은 $1.0{\times}1.0mm2$ 이다.