• 한국지능시스템학회논문지
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• 제22권2호
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• pp.218-224
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• 2012

최근에는, 초소형 AUV(Autonomous Underwater Vehicle)의 개발에 대한 요구가 증가하고 있으므로 그 요소 기술의 확보가 시급하다. 요소 기술의 하나로서 국부경로제어의 기존 연구에서는 주로 전방감시소나(Forward Looking Sonar : FLS)의 정보를 활용하고 있는데, FLS의 크기는 초소형 AUV에 적합하지 않으므로 장애물회피소나(Obstacle Avoidance Sonar : OAS)를 이용하는 것이 바람직하다. 요약하면, 초소형 AUV를 위한 OAS 기반의 국부경로제어 시스템은 다음과 같은 문제점들을 가지고 있다. 즉, OAS는 낮은 방위(bearing) 분해능 및 지역적인 거리(range) 정보를 제공하며, 임무시간을 증대하기 위해서 에너지 소비가 적은 시스템을 필요로 한다. 나아가, 구조 및 파라메터 관점에서 용이한 설계 절차를 요구한다. 이 문제를 해결하기 위해서 OAS 빔 모델링을 기반으로 진화 전략(Evolution Strategy : ES) 및 퍼지논리 제어기(Fuzzy Logic Controller : FLC)를 이용하는 지능형 국부경로제어 기법이 제안되었다. 제안된 기법의 성능을 검증하고 특성을 분석하기 위해서 수중비행체(Underwater Flight Vehicle : UFV)의 수평면 침로(course) 제어가 수행되었다. 시뮬레이션 결과는 제안된 기법에 있어서 실제 적용의 가능성과 추가 연구의 필요성을 보여준다.

• 한국정보통신학회논문지
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• 제14권12호
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• pp.2783-2790
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• 2010

본 연구에서는 무선 랜 표준안인 802.11n에서 채널 부호화 알고리즘으로 채택된 LDPC부호의 복호 알고리즘의 저복잡도에 대해 연구를 하였다. 샤논의 한계에 근접하기 위해서는 큰 블록 사이즈의 LDPC 부호어 길이와 많은 반복횟수를 요구한다. 이는 많은 계산량을 요구하며, 그리고 이에 따른 전력 소비량(power consumption)을 야기 시키므로 본 논문에서는 세 가지 형태의 저복잡도 LDPC 복호 알고리즘을 제시한다. 첫째로 큰 블록 사이즈와 많은 반복 횟수는 많은 계산량과 전력 소모량을 요구하므로 성능 손실 없이 반복횟수를 줄일 수 있는 부분 병렬 방법을 이용한 복호 알고리즘, 둘째로 early stop 알고리즘에 대해 연구 하였고, 셋째로 비트 노드 계산과 체크 노드 계산 시 일정한 신뢰도 값보다 크면 다음 반복 시 계산을 하지 않는 early detection 알고리즘에 대해 연구 하였다. 위 세가지 알고리즘을 적용하여 FPGA 칩에 구현한 결과 N=648, R=1/2일 때, 복호 속도는 알고리즘을 적용하지 않았을 때 보다 거의 두배에 가까운 110Mbps이고, 약 45%의 디바이스 사용량이 감소하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 추계학술대회
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• pp.787-790
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• 2015

최근 M2M (Machine to Machine) 통신이 가능한 MTC (machine-type-communication) 기기들의 개발이 활발해지고 있다. MTC 기기들은 가전제품의 형태로 저전력, 저비용, 단거리 무선으로 가정용 무선 네트워크로 통신을 한다. 이를 위해 IEEE 802.15.4/zigbee 기반으로 MTC 기기들을 클러스터-트리 토폴로지 형태로 무선 홈 네트워크를 구성하고, 이 네트워크는 하나의 PAN (Personal Area Network) 코디네이터와 1개 이상의 라우터, 그리고 종단 노드들로 구성된다. 무선 홈 네트워크를 구성하는 MTC 기기들의 증가에 따라 기기들 간에 채널 할당을 위한 경쟁으로 발생하는 충돌에 의한 전송지연과 패킷 전송 실패, 데이터 손실이 일어난다. 그 결과로 네트워크 전체의 성능 저하 문제가 발생할 수 있다. 본 논문에서는 이를 해결하기 위해 무선 홈 네트워크 상태를 고려한 채널을 할당받는 비콘 프레임 기반 그룹화 알고리즘을 제안한다. 해당 알고리즘은 무선 홈 네트워크 구성 시 IEEE 802.15.4/Zigbee에 정의되어 있는 데이터 전송 간 노드들의 필요한 점유 기간을 알려주는 beacon frame과 가전제품의 특성을 고려한 채널 할당 방법이다. 제안된 비콘 프레임 그룹화 알고리즘은 전송 지연과 패킷 손실을 감소시키고 처리량은 향상시킨다. 그러므로 IEEE 802.15.4/Zigbee 표준보다 제안된 알고리즘이 효율적이다.

• 한국통신학회논문지
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• 제29권10A호
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• pp.1223-1229
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• 2004

본 논문에서 ETRI 0.5$\mu\textrm{m}$ MESFET 라이브러리 공정을 이용하여 동작 주파수 5GHz대 저전압구동 가변이득 저잡음 증폭기 MMIC를 설계 및 제작하였다. 이 저잡음 증폭기는 HIPERLAN/2의 Adaptive Antenna Arrays와 함께 사용할 수 있도록 이득조절이 가능하도록 설계하였다. 가변이득 저잡음 증폭기는 2단 캐스케이드 구조이며, 게이트전압에 따라 채널저항이 제어되는 증가형 MESFET과 저항으로 구성된 부귀환 회로를 제안하였다. 제작된 가변이득 저잡음 증폭기의 측정값은 $V_{DD}$ =1.5V, $V_{GG1}$=0.4V, $V_{GG2}$=0.5V일때 5.5GHz의 중심 주파수, 14.7dB의 소신호 이득, 10.6dB의 입력 반사손실, 10.7dB의 출력 반사손실, 14.4dB의 가변이득, 그리고 잡음지수 2.98dB이다. 또한, 가변이득 저잡음 증폭기는 -19.7dBm의 입력 PldB, -10dBm의 IIP3, 52.6dB의 SFBR, 그리고 9.5mW의 전력을 소비한다.다.다.

• 한국컴퓨터정보학회논문지
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• 제12권5호
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• pp.103-112
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• 2007

본 논문은 uC/OS-II 실시간 커널이 관리하는 주 자원인 마이크로프로세서와 메모리를 가상화하여 하나의 마이크로프로세서 상에서 다수의 uC/OS-II 실시간 커널을 수행시키는 하이퍼바이저를 구현하였다. 마이크로프로세서는 uC/OS-II 실시간 커널이 처리하는 인터럽트들을 제어하는 알고리즘을 적용하여 가상화하고 메모리는 물리적 메모리를 파티션하는 방식을 사용하여 가상화한다. 개발된 하이퍼바이저 프로그램은 타이머 인터럽트와 소프트웨어 인터럽트를 가상화하는 인터럽트 제어 루틴들, 하이퍼바이저와 각 커널을 정상 수행 상태까지 유도하는 코드, 그리고 가상화된 두 커널 사이에 데이터 전달을 제공하는 API로 구성되어 있다. 기존의 uC/OS-II 실시간 커널은 개발한 하이퍼바이저 상에서 수행되기 위하여 소스 코드 레벨에서 수정이 필요하다. 구현된 하이퍼바이저는 Jupiter 32비트 EISC 마이크로프로세서 상에서 실시간 동작 시험 및 독립 수행 환경 시험을 거친 결과 가상화 커널이 정상적으로 수행되는 것을 확인하였다. 본 연구 결과는 다수의 내장형 마이크로프로세서가 요구되는 응용 분야에 활용될 경우 하드웨어 가격 절감효과를 얻을 수 있으며 내장형 시스템의 부피, 무게 및 전력 소비량을 줄이는 효과가 있음을 확인하였다.

• 한국컴퓨터정보학회논문지
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• 제17권12호
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• pp.31-39
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• 2012

본 논문에서는 수용가의 에너지 절감과 최대수요전력 제어를 위하여 마이크로프로세서를 이용한 자동 전압 조정기(AVR)를 제안한다. 제안한 자동 전압 조정기(HS-AVR : Hybrid Switching Automatic Voltage Regulator)는 토로이달 코어에 1개의 직렬 권선과 분리된 4개의 분로 권선으로 구성되어 있는 단권변압기를 사용한다. 변압기의 전압 조정은 직렬 권선과 분로 권선의 연결 방법에 따라 감압/승압이 가능하다. 스위치는 릴레이와 트라이악을 병행하여 사용한다. 스위치의 조작 시 발생하는 권선의 여자돌입전류를 제어하기 위하여 트라이악을 이용하여 연결 상태를 변경하고, 연결 상태 유지 시에는 릴레이를 이용함으로써 스위치 소비 전력을 최소화 한다. 제어 신호는 여자 돌입 전류를 줄이기 위하여 전압 파형에 동기화 하여 제어되며 이를 위하여 소프트웨어 PLL을 사용한다. 소프트웨어 PLL은 전압 파형의 제로크로스, 전압 최고점 등의 동기화에 사용함으로써 스위치와 시스템을 최소화한다. 기존 전압 조절 스위치나 자동 전압 조정기 구조는 여자 돌입 전류로 인한 스위치 접점 손상을 막기 위하여 최대전류를 수용할 수있는 용량으로 구성함으로써 장치 크기가 매우 커지는 문제점이 있었다. 본 논문은 이런 문제를 해결하여 자동 전압 조정기의 크기를 줄이고 효율을 높이는 방법을 제안하였다.

• 한국정보전자통신기술학회논문지
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• 제13권3호
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• pp.184-196
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• 2020

본 논문에서는 배터리 관리 시스템 (BMS)에서 2차 전지 배터리를 통해 흐르는 전류의 정밀한 측정을 위한 cascaded-of-integrator feedforward (CIFF) 구조의 단일 비트 2차 델타-시그마 모듈레이터를 제안하였다. 제안된 모듈레이터는 2개의 스위치드 커패시터 적분기, 단일 비트 비교기, 비중첩 클록 발생기 및 바이어스와 같은 주변 회로로 구현하였다. 제안된 구조는 낮은 공통 모드 입력 전압을 가지는 low-side 전류 측정 방법에 적용되도록 설계되었다. Low-side 전류 측정 방법을 사용하면 회로 설계에 부담이 줄어들게 되는 장점을 가진다. 그리고 ±30mV 입력 전압을 15비트 해상도를 가지는 ADC로 분해하기 때문에 추가적인 programmable gain amplifier (PGA)를 구현할 필요가 없어 수 mW의 전력소모를 줄일 수 있다. 제안된 단일 비트 2차 CIFF 델타-시그마 모듈레이터는 350nm CMOS 공정으로 구현하였으며 5kHz 대역폭에 대해 400의 oversampling ratio (OSR)로 95.46dB의 signal-to-noise-and-distortion ratio (SNDR), 96.01dB의 spurious-free dynamic range (SFDR) 및 15.56비트의 effective-number-of-bits (ENOB)을 달성하였다. 델타 시그마 모듈레이터의 면적 및 전력 소비는 각각 670×490㎛2 및 414㎼이다.

• 한국정보통신학회논문지
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• 제8권2호
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• pp.430-439
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• 2004

OFDM 방식의 DVB-T 수신기에서 다수 반송파의 변ㆍ복조를 수행하는 8192점/2048점 FFT/IFFT 프로세서 (CFFT8k2k)를 설계하였다. 8192점 FFT와 같이 변환 크기가 큰 경우에는 매우 큰 용량의 메모리가 필요하므로, 메모리 효율적인 설계가 중요하다. 본 논문에서는 R4SDC (Radix-4 Single-path Delay Commutator)와 R4SDF (Radix-4 Single-path Delay Feedback)를 혼합한 Hybrid 구조를 적용함으로써 R4SDC 단일 구조에 비해 약 20%의 메모리를 줄였으며, 2단계 수렴 블록 부동점 스케일링 기법을 적용함으로써 기존의 CBFP 방식에비해 약 24%의 메모리를 감소시켰다. 이와 같은 메모리 효율적인 설계를 통해, 기존 방식의 약 57%의 메모리만으로 구현되었으며, 칩 면적과 전력소모가 크게 감소되었다. CFFT8k2k 코어는 Verilog-HDL로 설계되었으며, 102,000여 개의 게이트, 292k 비트의 RAM, 그리고 39k 비트의 ROM으로 구현되었다. $0.25-{\um}m$ CMOS라이브러리로 합성된 게이트 레벨 netlst와 SDF를 이용한 타이밍 시뮬레이션 결과, 2.5-V 전원전압에서 50-MHz로 안전하게 동작함을 확인하였으며, 8192점 FFT/IFFT 연산에 164-${\mu}\textrm{s}$가 소요되어 DVB-T 사양을 만족하는 것으로 평가되었다. 설계된 CFFT8k2k 코어는 FPGA로 구현하여 정상 동작함을 확인하였으며, 8192점 FFT의 평균 SQNR은 약 60-㏈로 분석되었다.

• 한국정보통신학회논문지
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• 제19권1호
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• pp.149-155
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• 2015

본 논문에서는 선형성이 개선된 5MHz의 샘플링 주파수를 가지는 10-비트 디지털/아날로그 변환기를 제안한다. 제안하는 디지털/아날로그 변환기는 10-비트 R-2R 기반 디지털/아날로그 변환기, rail-to-rail 입력 범위의 차동 전압증폭기를 이용하는 출력버퍼, 그리고 바이어스 전압을 위한 밴드-갭 기준전압 회로로 구성된다. R-2R 디지털/아날로그 변환기의 2R 구현에 스위치를 위해 사용되는 인버터의 turn-on 저항 값을 포함하여 설계함으로 선형성을 개선시킨다. DAC의 최종 출력 전압 범위는 출력버퍼에 차동전압증폭기를 이용함으로 R-2R의 rail-to-rail 출력 전압으로부터 $2/3{\times}VDD$로 결정된다. 제안된 디지털/아날로그 변환기는 1.2V 공급전압과 1-poly, 8-metal을 이용하는 130nm CMOS 공정에서 구현되었다. 측정된 디지털/아날로그 변환기의 동적특성은 9.4비트의 ENOB, 58dB의 SNDR, 그리고 63dBc의 SFDR이다. 측정된 DNL과 INL은 -/+0.35LSB 미만이다. 제작된 디지털/아날로그 변환기의 면적과 전력소모는 각각 $642.9{\times}366.6{\mu}m^2$과 2.95mW이다.

• 한국정보통신학회논문지
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• 제17권1호
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• pp.137-144
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• 2013

125 MHz 동작 주파수에서 32개의 다중 위상의 클럭을 출력하는 지연 고정 루프(DLL: delay-locked loop)를 제안한다. 제안된 다중 위상 지연 고정루프는 delay line의 differential non-linearity (DNL)를 개선하기 위해 $4{\times}8$ matrix 구조의 delay line을 사용한다. 또한, $4{\times}8$ matrix delay line 입력 단의 네 지점에 공급되는 클럭의 위상을 보정함으로써 제안하는 지연 고정 루프의 integral non-linearity (INL)을 개선한다. 제안된 지연 고정 루프는 1.2 V의 공급전압을 이용하는 $0.11-{\mu}m$ CMOS 공정에서 제작하였다. 제작된 지연 고정 루프는 40 MHz에서 280 MHz의 동작 주파수 범위를 가지며, 125 MHz 동작 주파수에서 측정된 DNL과 INL은 각각 +0.14/-0.496 LSB, +0.46/-0.404 LSB이다. 입력 클럭의 peak-to-peak jitter가 12.9 ps일 때 출력 클럭의 측정된 peak-to-peak jitter는 30 ps이다. 제작된 고정 지연 루프의 면적과 전력 소모는 각각 $480{\times}550{\mu}m^2$과 9.6 mW이다.