• 한국전자파학회논문지
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• 제10권6호
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• pp.816-824
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• 1999

본 논문에서는 아날로그 위상비교기률 이용한 위상고정루프를 소개하였으며. 이 방법을 이용하여 20 GHz 대 고정국용 위상고정 국부발진기를 설계 제작하였다. 이 국부발진기는 하이브리드 형태의 18 GHz VCDRO (Voltage Controlled Dielectric Resonator Oscillator)와 완충증폭기 및 아날로그 위상검출기로 이루어져 있다. 일반적인 크리스탈 발전기의 N배 이외의 주파수를 위상고정하기 위하여 VHF PLL로 구성되어 있다. 국부발 진기의 발진전력은 18 GHz에서 약 21 dBm. 고조파억압은 - 34 dBc로 안정된 위상고정 상태를 나타내었다. 이때의 SSB위상잡음은 -75 dBc/Hz@10 kHz로 측정되었다.

• 대한전자공학회논문지SD
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• 제47권2호
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• pp.100-105
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• 2010

본 논문에서는 Zero-Crossing 복조기에 적합한 88MHz에서 108MHz 대역 FM 라디오 수신기를 $0.5{\mu}m$ CMOS 공정을 이용하여 설계 및 제작하였다. 본 수신기는 Low-IF 구조를 기초로 설계되었으며, Low-Noise Amplifier (LNA), Down-Conversion Mixer, Phase locked loop (PLL), Low-pass filter (LPF), 비교기를 포함하는 RF/Analog 집적회로로 개발되었다. 측정결과 LNA와 Mixer를 포함하는 RF Block은 23.2dB의 변환 이득과 입력 PldB는 -14dBm였고 전체 잡음지수는 15 dB로 나타났다. IF단 LPF와 비교기를 포함하는 Analog Block은 89dB 이상의 전압 이득을 가지고, IC내부의 레지스터를 제어하여 600KHz에서 1.3MHz까지 100KHz 단위로 Passband 대역를 조절할 수 있도록 설계되었다. 설계된 수신기는 4.5V에서 동작하며, 전체 전류 소모는 15.3 mA로 68.85mW의 전력을 소모한다. 실험결과 성공적으로 FM 라디오 신호를 수신할 수 있었다.

• 대한전자공학회논문지SD
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• 제45권9호
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• pp.1-7
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• 2008

본 논문은 0.35$\mu$m CMOS 공정으로 설계된 무선 모바일 시스템의 전력구동을 위한 3.3V 입력 1.8V 출력의 스텝다운 전압모드 DC-DC 변환기를 제안한다. 제안된 커패시터 멀티플라이어 기법은 오차보정중폭기의 보상회로 블록의 크기를 30%까지 줄여서 칩 안에 집적화 하였다. 이를 통하여 회로의 안정성을 향상시키기 위해서 칩 외부에 위치되었던 수동소자들이 없어지게 되었다. 또한 저 전력 버퍼를 이용해서 기존의 DC-DC 변환기보다 효율을 평균 3%정도 향상 시켰다. 제안한 변환기는 측정 결과, 부하전류 200mA에서 1.17%의 미만의 출력전압 리플을 가지며 최대 83.9%의 전력효율을 가진다.

• 한국전자파학회논문지
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• 제10권7호
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• pp.1044-1052
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• 1999

20 GHz대 2단 1 watt 고출력증폭기가 MMIC 기술로 설계, 제작되었다. $0.15\mu\textrm{m}$ 게이트를 구현하는 pHEMT 기술이 MMIC 고출력증폭기 제작에 사용되었는데, 단일 pHEMT 소자는 크기는 $400\mu\textrm{m}$이며 출력단 소자의 합 은 3200 m이다. HEMT 소자의 소오스에 연결한 궤환 회로와 바이어스 회로, 그리고 선로상의 안정화 회로를 이 용하여 전대역에서 안정하게 동작하도록 설계하였다. 래인지 결합기로 각 단을 분리하여 독립적으로 설계하였으 며, 이로 인하여 우수한 입출력 반사계수를 얻었다. 설계를 간단하게 시작하기 위하여 파운더리 라이브러리에서 제공된 비선형 등가회로로부터 선형 s-파라미터를 구하고, 이로부터 입출력측 등가회로를 추출하여 초기 설계 에 이용하였다. 제작된 1 watt MMIC 고출력증폭기는 17-25GHz 대역에서 15 dB 이상의 선형이득. -20dB 이 하의 반사계수. 그리고 31 dBm의 출력전력 특성을 나타내었는데. 설계시 예측된 성능과 매우 잘 일치한다.

• 전기전자학회논문지
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• 제2권2호
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• pp.278-284
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• 1998

본 논문에서는 HDTV 응용을 위한 10b 저전력 CMOS A/D 변환기 (analog-to-digital converter : ADC) 회로를 제안한다. 제안된 ADC의 전체 구조는 응용되는 시스템의 속도와 해상도 등의 사양을 고려하여 다단 파이프라인 구조가 적용되었다. 본 시스템이 갖는 회로적 특성은 다음과 같이 요약할 수 있다. 첫째, 전원전압의 변화에도 일정한 시스템 성능을 얻을 수 있는 바이어스 회로의 선택적 채널길이 조정기법을 제안한다. 둘째, 고속 2단 증폭기의 전력소모를 줄이기 위하여 증폭기가 사용되지 않는 동안 동작 전류 공급을 줄이는 전력소모 최적화 기법을 사용한다. 넷째, 다단 파이프라인 구조에서 최종단으로 갈수록 정확도 및 잡음 특성 등에서 여유를 얻을 수 있는 점을 고려한 캐패시터 스케일링 기법의 적용으로 면적 및 전력소모를 감소시킨다. 제안된 ADC는 0.8 um double-poly double-metal n-well CMOS 공정 변수를 사용하여 설계 및 제작되었고, 시제품 ADC의 성능 측정 결과는 Differential Nonlinearity (DNL) ${\pm}0.6LSB$, Integral Nonlinearity (INL) ${\pm}2.0LSB$ 수준이며, 전력소모는 3 V 및 40 MHz 동작시에는 119 mW, 5 V 및 50 MHz 동작시에는 320 mW로 측정되었다.

• 한국전자파학회논문지
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• 제21권4호
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• pp.352-361
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• 2010

본 논문에서는 C-대역 위성 통신용 20 W급 주파수 상향 변환기(BUC: Block Up Converter)를 소형화하기 위한 설계 방안을 제안하고, 이에 따른 제작 및 측정 결과를 제시하였다. 개발된 주파수 상향 변환기는 모뎀의 신호를 입력받아 적절한 주파수 필터링과 신호 세기 조절 및 전력 증폭 기능을 수행하며, 중간 주파수 회로, 국부 발진기 및 주파수 혼합기, 구동 증폭기, 전력 증폭기, 도파관 회로 및 전원 모듈의 6개 블럭으로 구성된다. 본 논문에서는 BUC를 소형화하기 위하여 개별 블럭을 각각 제작하여 케이블 등으로 연결하는 대신, 하나의 하우징 내에서 집적화하여 제작함으로써, $21{\times}14{\times}11cm^3$의 크기만을 가지도록 하였다. 특히 가장 큰 면적을 차지하는 도파관 필터 및 마이크로스트립-도파관 변환기를 하우징에 직접 제작하여 크기를 축소시켰다. 또한 Elliptic 필터를 포함한 다양한 마이크로스트립 필터를 설계하여 스퓨리어스 및 하모닉 규격을 만족시켰다. 제작된 주파수 상향 변환기는 43.7 dBm의 출력, 65 dB 이상의 이득, ${\pm}1.84$의 이득 평탄도, -35.7 dBc의 IMD3, -105 dBc의 하모닉 값을 가지는 우수한 특성을 나타내었다.

• 전자공학회논문지S
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• 제35S권9호
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• pp.19-27
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• 1998

본 연구에서는 E-GSM 단말기용 RF Transceiver 칩의 송신부에 대한 회로설계 및 시뮬레이션, 공정 및 제작, 평가를 수행하였다. AMS社의 0.8${\mu}m$ BiCMOS 공정으로 제작된 RF-IC 칩은 $10 {\times} 10mm$ 크기의 80 pin TQFP로 제작되었으며, 3.3V에서 동작하고 양호한 RF 특성을 보였다. 본 논문에서는 IF/RF 상향변조 주파수 혼합기, IF/RF polyphase, 전치증폭기 등을 포함하는 송신부의 개발 결과를 서술하고자 한다. 송산단의 측정결과 E-GSM RF 송신단 주파수인 880~915MHz에서 양호하게 동작하며, 소비전류는 71mA이고 총출력은 8.2dBm으로 측정되었다.

• ETRI Journal
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• 제26권3호
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• pp.229-240
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• 2004

This paper reports on our development of a dual-mode transceiver for a CMOS high-rate Bluetooth system-onchip solution. The transceiver includes most of the radio building blocks such as an active complex filter, a Gaussian frequency shift keying (GFSK) demodulator, a variable gain amplifier (VGA), a dc offset cancellation circuit, a quadrature local oscillator (LO) generator, and an RF front-end. It is designed for both the normal-rate Bluetooth with an instantaneous bit rate of 1 Mb/s and the high-rate Bluetooth of up to 12 Mb/s. The receiver employs a dualconversion combined with a baseband dual-path architecture for resolving many problems such as flicker noise, dc offset, and power consumption of the dual-mode system. The transceiver requires none of the external image-rejection and intermediate frequency (IF) channel filters by using an LO of 1.6 GHz and the fifth order onchip filters. The chip is fabricated on a $6.5-mm^{2}$ die using a standard $0.25-{\mu}m$ CMOS technology. Experimental results show an in-band image-rejection ratio of 40 dB, an IIP3 of -5 dBm, and a sensitivity of -77 dBm for the Bluetooth mode when the losses from the external components are compensated. It consumes 42 mA in receive ${\pi}/4-diffrential$ quadrature phase-shift keying $({\pi}/4-DQPSK)$ mode of 8 Mb/s, 35 mA in receive GFSK mode of 1 Mb/s, and 32 mA in transmit mode from a 2.5-V supply. These results indicate that the architecture and circuits are adaptable to the implementation of a low-cost, multi-mode, high-speed wireless personal area network.

• 전자공학회논문지C
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• 제36C권5호
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• pp.27-37
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• 1999

비냉각 열상장비의 핵심 부품으로 사용되는 InfraRed Focal Plane Array(IRFPA)용 CMOS ReadOut IC (ROIC)를 설계하였다. 설계된 ROIC는 64×64 배열의 Barium Strontium Titanate(BST) 적외선 검출기에서 검출되는 신호를 받아 이를 적절히 증폭하고 잡음제거 필터링을 거쳐 pixel 단위로 순차적으로 출력하는 기능을 수행하며, 검출기 소자와의 임피던스 매칭, 저잡음 및 저전력 소모, 검출기 소자의 pitch 등의 사양을 만족하도록 설계되었다. 검출기 소자와 전치 증폭기 사이의 임피던스 매칭을 위해 MOS 다이오드 구조를 기본으로 하는 새로운 회로를 고안하여 적용함으로써 표준 CMOS 공정으로 구현이 가능하도록 하였다. 또한, tunable 저역통과 필터를 채용하여 신호대역 이상의 고주파 잡음이 제거되도록 하였으며, 단위 셀 내부에 클램프 회로를 삽입하여 출력신호의 신호 대 잡음비가 개선되도록 하였다. 64×64 IREPA ROIC는 0.65-㎛ 2P3M (double poly, tripple metal) N-Well CMOS 공정으로 설계되었으며, 트랜지스터, 커패시터 및 저항을 포함하여 약 62,000여개의 소자로 구성되는 코어 부분의 면적은 약 6.3-{{{{ { mm}_{ } }}}}×6.7-{{{{ { mm}_{ } }}}}이다.

• 한국산학기술학회논문지
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• 제16권12호
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• pp.8643-8648
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• 2015

본 논문은 Ka대역 위성통신 탑재체의 하향링크대역인 주파수 19.5 GHz ~ 22 GHz대역에서 사용가능한 8W급 전력증폭기를 3단으로 설계 및 제작하여 특성 평가한 과정을 기술하였다. 제작된 전력증폭기 GaN MMIC는 3단으로 구성된 HEMT(High Electron Mobility Transistor)들로 이루어 졌으며 증폭기의 첫 번째단 게이트 폭은 $8{\times}50{\times}2um$, 두 번째단 게이트폭은 $8{\times}50{\times}4um$, 마지막단인 출력단의 게이트 폭은 $8{\times}50{\times}8um$의 구조로 이루어 졌다. 0.15 um GaN 공정으로 제작된 전력 증폭기 MMIC의 사이즈는 $3,400{\times}3,200um^2$ 이고 주파수 19.5 GHz ~ 22 GHz대역에서 입력 전압 20 V 일 때, 소신호 및 대신호 측정 결과 소신호 이득 29.6 dB 이상, 입력정합 최소 -8.2 dB, 출력정합 -9.7 dB, 최소 39.1 dBm의 출력전력, 최소 25.3%의 전력 부가 효율을 나타내었다. 따라서 설계 및 제작된 전력증폭기 MMIC는 Ka대역 위성통신 탑재체의 하향링크에 사용이 가능할 것으로 판단된다.