• 한국인터넷방송통신학회논문지
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• 제12권5호
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• pp.1-9
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• 2012

본 논문은 레이더 시스템에 적용되는 고성능 PLL 주파수 합성기를 설계하고, 그 성능을 분석하였다. 소형화제작을 위해 PLL 간접합성방식을 적용하였으며, 광대역특성에서 우수한 위상잡음과 고속의 주파수합성시간을 갖기 위해 offset 방식의 PLL에 DDS를 기준신호로 설계 하였다. 또한, offset PLL에서 고속의 주파수 변환을 위해 DAC를 이용하여 coarse tune을 적용하였다. 이러한 구조에서의 성능 예측을 위해 각각의 잡음원에 대해 모델링을 적용하여 출력위상잡음을 예측하였으며, 제작결과와 비교 분석하였다. 그 결과 simulation과 측정결과가 일치함을 확인하였으며, 100KHz 옵셋 주파수에서 -126dBc/Hz의 우수한 위상잡음 특성과 10usec 이내의 고속의 주파수변환시간을 갖는 항공기용 레이더 주파수합성기를 설계하였다.

• Journal of Yeungnam Medical Science
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• 제6권2호
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• pp.217-222
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• 1989

In this study, high frequency oscillatory ventilator was designed and constructed. Using designed by phase-lock loop system, in order to accurately and easily treat both the outlet volume and rpm. A system has been designed and is being evaluated using CD4046A PLL IC. We use this PLL IC for the purpose of motor controls. The device consists of PLL system, pumping mechanism, piston, cylinder, and special crank shaft are required. This system characteristics were as follows : 1) Frequency : 20-1800rpm. 2) Outlet air volume : 1-50cc.

• 한국전자통신학회논문지
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• 제7권2호
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• pp.333-339
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• 2012

통신의 세계적 흐름은 고속화와 디지털화 그리고 대용량화의 추세로 흐르고 있다. 또한 한정된 자원인 주파수를 효율적으로 이용하기 위하여 대역확산 방식이 대표하여 그 주를 이루고 있다. 주파수 합성기로서 통신시스템에 많이 이용되고 있는 PLL(Phase Lock Loop)은 위상잡음 등 여러 가지 문제점을 가지고 있기 때문에, 이러한 문제점을 최소화 할 수 있는 디지털 소자인 직접디지털 합성기(DDS : Direct Digital Synthesis)를 이용하여 고속주파수도약 시스템을 설계하기위한 성능평가에 대하여 연구하여, 오율 개선의 해석과 고속 주파수 도약이 가능한 시스템을 설계하고 그 성능을 평가 하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.955-958
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• 1999

We designed a phase locked loop (PLL), which is applicable to microprocessor clock generation application. The designed PLL has a new simple phase frequency detector (PFD) which eliminate dead-zone and has a good high frequency characteristic. The lock-in range of the designed PLL is 50 MHz ~ 150 MHz at 3.3v power supply voltage. The design is carried out using a 0.6${\mu}{\textrm}{m}$ triple metal CMOS process. The area of the layout is 0.35mm by 0.42mm with 359 transistors.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2008년도 추계학술대회 논문집 전기기기 및 에너지변환시스템부문
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• pp.132-135
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• 2008

This paper presents a PLL(Phase Lock Loop) control method for speed control of high speed miniature BLDCM(Brushless DC Motor) using hall sensor. The Proposed PLL based speed control method uses a only phase shift between reference pulse signal according to speed reference and actual pulse signal from hall sensor. It doesn't use any speed calculation, and calculates a direct current reference from phase shift. The current reference is changed to reduce the phase shift between reference and actual pulse. So the actual speed can keep the reference speed. The proposed control scheme is very simple but effective speed control is possible.

• 한국정보통신학회논문지
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• 제20권4호
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• pp.811-818
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• 2016

추가적인 부궤환 루프를 가지는 연속 미세 조절 위상 고정루프를 소개하였다. 위상고정루프가 위상이 고정되지 않았을 때 위상고정루프는 연속적인 밴드 선택 루프를 통하여 빠르게 위상을 고정시키는 특성을 가지고 있다. 위상고정루프가 고정 상태에 다다랐을 때 밴드 폭은 미세한 루프를 통해서 좁아진다. 추가적인 부궤환 루프는 안정성과 위상여유 성능을 향상시킨다. 0.18um CMOS 공정으로 제작한 위상고정루프의 결과 측정은 위상 잡음이 742.8MHz 캐리어 주파수로부터 2MHz 오프셋 주파수에서 -109.6dBc/Hz을 보여준다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 춘계학술대회
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• pp.691-693
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• 2017

본 논문에서는 시간 차 감지기와 LSI(Lock Status Indicator)를 사용하여 빠른 위상고정 시간을 갖는 위상고정루프를 제안하였다. 제안된 위상고정루프는 1.8V $0.18{\mu}m$ CMOS 공정을 사용하여 설계하였고, Hspice 시뮬레이션을 통해 회로의 동작을 검증하였다.다음은 요약문입니다.

• 전력전자학회논문지
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• 제14권2호
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• pp.112-119
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• 2009

본 논문은 홀센서를 사용하는 고속 소형 BLDCM의 속도제어를 위해 PLL 방식을 적용하였다. 제안된 방식은 기준펄스 신호와 홀센서 신호와의 위상차를 이용하는 PLL 기반의 속도제어 기법으로, 별도의 속도 계산이 요구되지 않고, 지령전류는 직접 두 신호의 위상차에 의해 결정된다. 전류 지령은 두 펄스 신호의 위상차에 따라서, 전동기의 속도를 일정하게 유지하기 위하여 변화된다. 제안된 방식은 매우 간단하지만 효과적인 속도 제어를 구현할 수 있다. 또한, 부드러운 토크를 발생하기 위하여 지령 전류는 가속 및 감속 패턴을 따라 변동하도록 설계되었다. 제안된 방식은 50W, 40,000[rpm]급의 소형 고속 BLDCM에 적용하여 실험하였다.

• 천문학회보
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• 제31권2호
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• pp.35.1-35.1
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• 2006

• 조명전기설비학회논문지
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• 제28권11호
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• pp.68-76
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• 2014

This paper presents an offset error compensation algorithm for the accurate phase angle of the grid voltage in single-phase grid-connected inverters. The offset error generated from the grid voltage measurement process cause the fundamental harmonic component with grid frequency in the synchronous reference frame phase lock loop (PLL). As a result, the grid angle is distorted and the power quality in power systems is degraded. In addition, the dq-axis currents in the synchronous reference frame and phase current have the dc component, first and second order ripples compared with the grid frequency under the distorted grid angle. In this paper, the effects of the offset and scaling errors are analyzed based on the synchronous reference frame PLL. Particularly, the offset error can be estimated from the integrator output of the synchronous reference frame PLL and compensated by using proportional-integral controller. Moreover, the RMS (Root Mean Square) function is proposed to detect the offset error component. The effectiveness of the proposed algorithm is verified through simulation and experiment results.