• 대한전자공학회논문지
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• 제12권3호
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• pp.20-25
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• 1975

추상고정 loop (PLL)를 사용하여 안정화시킨 징파 발진기를 개발하였다. 체내제작이라는 관점에서 특수 기봉가공을 한 특수자재 cavity를 사용한 자파수 안정화보다 PLL방법을 채택하였다. 입력 주파수가 다른 두 신호과 위상을 직접 비교할 수 있는 위상검파기로서 sampler와 저주파 filter를 사용할 수 있음을 보였으며, 이 목적에 맞는 약 4 GHz 대까지 sample 할 수 있는 sampler를 개발하였다. 2.16 GHz 대에서 출력이 120mW 이상인 징파발진기를 VCO로 사용하고, 110MHz대에서 발진하는 수품판 발진기를 기준발진기로서 사용한 PLL system으로 약 10-6 정도의 주파수 안정도를 얻을 수 있었다. 발진기 system의 capturing range는 search oscillator를 사용함으로써 lock-in-range인 10MHz대를 얻을 수 있었다.

• 정보처리학회논문지A
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• 제10A권3호
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• pp.247-254
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• 2003

본 연구에서 고속 데이터 전송을 위해 Double Data Rate(DDR) 방식을 사용하는 SDRAM에 내장할 수 있는 저전압 광대역 Delay Locked Loop(DLL) 회로를 설계하였다. 고해상도와 빠른 Lock-on 시간을 위하여 새로운 유형의 위상검출기론 설계하였고 카운터 및 Indicator 등 내장회로의 빠른 동작을 위해 Dual-Data Dual-Clock 플립플롭(DCDD FF)에 기반을 둔 설계를 수행하였으며 이 FF을 사용하므로서 소자수를 70% 정도 감소시킬 수 있었다. Delay Line 중에서 Coarse 부분은 0.2ns 이하까지 검출 가능하며 위상오차를 더욱 감소시키고 빠른 Lock-on 기간을 얻기 위해 Fine 부분에 3-step Vernier Line을 설계하였다. 이 방식을 사용한 본 DLL의 위상오차는 매우 적고 25ps 정도이다. 본 DLL의 Locking 범위는 50∼500MHz로 넓으며 5 클럭 이내의 빠른 Locking을 얻을 수 있다. 0.25um CMOS 공정에서 1.8V 공급전압 사용시 소비전류는 500MHZ 주파수에서 32mA이다. 본 DLL은 고주파 통신 시스템의 동기화와 같은 다른 응용면에도 이용할 수 있다.

• 한국정보통신설비학회:학술대회논문집
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• 한국정보통신설비학회 2008년도 정보통신설비 학술대회
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• pp.131-136
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• 2008

System을 통해 출력되는 신호를 측정할 때 정확한 측정을 방해하는 요소로 잡음이 있다. 이런 신호 측정의 방해 요소인 잡음을 제거 하는 방법 중의 하나로 Lock-in Amp(LIA)가 사용되고 있다. 본 논문에서는 잡음 신호의 제거를 위해 사용 하는 LIA를 제작 하고 특성을 파악 하였으며 RF통신을 이용하여 무선 형태로 제작 하였다. 현재 상용화된 LIA는 프로브를 통한 유선으로 측정신호의 입력을 받게 되지만 본 논문에서 제작된 LIA는 무선신호 형태로 입력 하게 된다. RF통신의 케리어 주파수는 447.9[MHz]로 Digital GMSK 변복조방식을 이용하였다. LIA의 제작은 Dual Phase Sensitive Detecter을 사용하였으며, 주요 구성 요소인 Phase Locked Loop, Phase Shifter, Phase Sensitive Detector, Low Pass Filter등의 구조와 특성을 조사하였다.

• 한국전자파학회논문지
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• 제19권10호
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• pp.1147-1158
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• 2008

본 논문에서는 SPD(Sampling Phase Detector) 소자를 위상검출기로 사용하여, 기준 신호원 700 MHz SAW(Surface Acoustic Wave) 발진기에 16.8 GHz의 VTDRO(Voltage Tuned Dielectric Resonator Oscillator)를 안정화하는 위상 고정 회로를 설계하였다. 이러한 위상 고정 방법은 루프 필터만으로 직접적으로 위상 고정할 경우 잠금 시간(lock time)의 문제로, 루프 필터뿐만 아니라 구형파의 시변하는 전류원을 사용 위상 고정하게 된다. 이러한 구동 회로와 루프 필터는 서로 상관 관계가 있어, 이의 체계적인 조정을 필요로 한다. 본 논문에서는 이러한 구동 회로와 루프 필터의 체계적인 설계 방법을 제시하였다. 제작된 PLDRO(Phase Leered DRO)는 안정된 16.8 GHz의 중심 주파수에서 약 6.3 dBm의 출력 전력을 갖고, 위상 잡음은 100 kHz offset에서 -101 dBc/Hz 성능을 보인다.

• 한국통신학회논문지
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• 제19권9호
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• pp.1692-1701
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• 1994

이미 상용화된 시뮬레이터인 PSPICE의 기본적인 변형없이 새로운 소자나 시스템을 시뮬레이션하는데 있어 유용한 설계기법인 매크로모델링 기법을 이용하여 위상동기루프를 설계하였다. 위상동기루프는 위상 검출기와 전압제어 발진기, 루프 필터로 이루어져 있고, 이 중 위상 검출기와 전압제어 발진기를 매크로모델링 하였다. 루프 필터단은 외부에서 연결하도록 되어 있으며, 본 논문에서는 간단한 RC 저역통과 필터를 사용하였다. LM565CN PLL의 데이타 시트를 기준으로 설계한 매크로모델 파라미터로 시뮬레이션한 결과, 자유발진 주파수 2.5KHz에서 upper lock range와 lower lock range는 각각 1138Hz, 1500Hz였고, upper capture range와 lower capture range는 563Hz, 437Hz였다. 또한 실험결과와 시뮬레이션 결과가 일치함을 확인하였다.

• 한국정보통신학회논문지
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• 제11권8호
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• pp.1558-1563
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• 2007

논문은 fractional-N 방식의 주파수 합성기(PLL)를 낮은 차수의 ${\Delta}{\Sigma}$변조기로 더욱 높은 성능의 PLL로 설계하기 위하여 대역폭 가변 방식의 PLL과 ${\Delta}{\Sigma}$방식의 fractional-N PLL의 구조를 합성한 새로운 방식의 PLL을 제안한다. Matla으로 대역폭 가변을 이용한 ${\Delta}{\Sigma}$방식의 fractional-N PLL의 시뮬레이션을 수행하여 제안된 구조의 특성을 관찰하였다. 본 논문의 대역폭 가변 PLL은 HSPICE 0.35um CMOS 공정을 이용하여 시뮬레이션 하였고, 그 결과 제안된 PLL은 빠른 록이 가능하고 fractional spur를 20dB 정도 낮출 수 있었다.

• 한국ITS학회 논문지
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• 제11권4호
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• pp.70-79
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• 2012

FMCW 레이더에서 주파수 램프 신호를 발생시키기 위하여 필요한 타입-3 PLL의 설계 가이드를 제시하였다. 그러기 위해서 개루프 전달함수의 크로스오버 주파수를 1 Hz로 정규화 한 조건에서 Pspice 시뮬레이션을 통하여 폐루프 특성을 비교하였다. 결론적으로 타입-3 PLL의 1) 위상여유는 45도로 하고, 2) 두 개의 영점은 같도록 하며, 3) PLL 차수를 높이기 위한 극점은 개루프 전달함수의 크로스오버 주파수보다 10배 정도 크게 할 것을 권한다.

• 한국광학회지
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• 제11권5호
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• pp.330-334
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• 2000

40 Gbit/s 속도의 시분할 다중화(OTDM)된 광펄스 신호열로부터 반도체 광증폭기의 4광파 혼합 신호에 포함된 위상정보를 이용하여 10GHz로 위상 동기된 진동자 신호를 추출하였다. 제작된 위상 동기 회로는 5시간이상 안정되게 동작되었고, 위상 동기 주파수의 작동범위는 입력 광펄스의 기본 주파수의 10KHz 이내로 측정되었다.

• 대한전자공학회논문지
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• 제19권5호
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• pp.55-67
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• 1982

본 논문에서는 Reddy와 Gupta가 제안한 1차 및 2차 디지탈 phase-locked loops(DPLL)에 관하여, 잡음이 없는 상태에서 위상 포착 과정을 연구하여 새로운 결과를 얻었다. 먼저 양자화단계 L과 위상 오차 상태수 N이 위상 포착 과정에서 중요한 위치를 차지하는 것을 보였다. 고정된 L단계 양자화 장치에서, N이 증가함에 따라, 포착 시간은 증가하고 동기 구속 범위는 감소하는 반면, 정상 상태에서의 위상 오차편차는 감소한다. L이 증가하는 경우에는, 포착 시간은 감소하고 동기 구속 범위가 증가하며, 또한 정상 상태에서의 위상 오차는 L의 변화에 거의 영향을 받지 않는다. 포착 과정에서 루프 필터가 미치는 영향에 관해서도 연구되었다. 필터의 변수를 크게 할수록 포착 시간을 줄이며, 구속 범위를 증가시킬 수 있다. 그러나 이 경우 정상 상태에서의 위상 오차 편차는 증가된다. 분석 결과들은 컴퓨터 시뮬레이션에 의해 입증했다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2002년도 하계학술대회 논문집 Vol.3 No.2
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• pp.1132-1135
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• 2002

In this paper, we propose a phase-locked loop (PLL) with dual loops in which advantages of both loops can be combined. Frequency-locked loop (FLL) which is composed of two frequency-to-voltage converters (FVC) and an amplifier makes the frequency synchronize very fast and output signal is synchronized in phase with the input reference signal by charge pump PLL. This structure can improve the trade-off between acquisition behavior and locked behavior.