• 대한기계학회논문집A
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• 제30권11호
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• pp.1447-1454
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• 2006

The evaluation of parallel performance of a high speed impact simulation is not an easy task because not only the development of parallel explicit code is difficult but also a large number of processors is not easily accessible. In this paper, the parallel performance of a new Lagrangian FEM impact code carried out on cluster supercomputer has been described in high speed range. In the case of metal sphere impacting to oblique plate, the overall speed-up continuously increases even up to 128 CPUs. Investigation of elapsed time of each part reveals that most of the inefficiency comes from the load imbalance of contact.

• 전력전자학회논문지
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• 제13권5호
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• pp.336-343
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• 2008

본 논문에서는 병렬형 칼만 필터를 사용한 영구 자석 동기 전동기의 새로운 센서리스 제어 기법이 제안되었다. 제안된 기법은 기존의 확장형 칼만 필터(EKF)와는 달리 reduced-order EKF를 이용한 역기전력 추정 알고리즘을 통해 회전자 위치와 속도를 추정할 수 있고, 각각의 샘플링 시간마다 서로 다른 EKF를 실행하는 병렬형 구조를 사용함으로써 연산시간을 월등히 줄일 수 있다. 따라서 제안된 기법은 기존 EKF의 장점은 그대로 유지하며 단점으로 지적되었던 긴 연산시간 문제를 극복하고 쇄교 자속 값에 민감한 부분도 부분적으로 해결할 수 있다. 또한 운전 영역에 따라 그 형태를 달리함으로써 회전자 속도 및 위치를 안정적으로 추정할 수 있다. 제안된 기법은 실험 결과를 통하여 그 타당성이 검증되었고, 기존 EKF와의 연산 시간 비교를 통하여 우수성이 확인되었다.

• 대한전기학회논문지:시스템및제어부문D
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• 제49권6호
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• pp.322-329
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• 2000

BIST(Built-in Self Test) has been considered as the most promising DFT(design-for-test) scheme for the present and future test strategy. The most serious problem in applying BIST(Built-in Self Test) into a large circuit is the excessive increase in test time. This paper is focused on this problem. We proposed a new BIST construction scheme which uses a parallel divide-and-conquer method. The circuit division is performed with respect to some internal nodes called test points. The test points are selected by considering the nodal connectivity of the circuit rather than the testability of each node. The test patterns are generated by only one linear feedback shift register(LFSR) and they are shared by all the divided circuits. Thus, the test for each divided circuit is performed in parallel. Test responses are collected from the test point as well as the primary outputs. Even though the divide-and-conquer scheme is used and test patterns are generated in one LFSR, the proposed scheme does not lose its pseudo-exhaustive property. We proposed a selection procedure to find the test points and it was implemented with C/C++ language. Several example circuits were applied to this procedure and the results showed that test time was reduced upto 1/2151 but the increase in the hardware overhead or the delay increase was not much high. Because the proposed scheme showed a tendency that the increasing rates in hardware overhead and delay overhead were less than that in test time reduction as the size of circuit increases, it is expected to be used efficiently for large circuits as VLSI and ULSI.

• 한국컴퓨터정보학회논문지
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• 제19권12호
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• pp.1-10
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• 2014

본 논문에서는 다중코어 프로세서 상에서 주기적 실시간 작업들의 데드라인을 만족하면서 전력 소모량을 최소화하도록 DVFS 기법과 전원 소등 기법을 모두 사용하는 스케줄링 방법을 제안하였다. 제안된 스케줄링 방법은 프로세싱 코어들이 단일 시점에 같은 속도로 동작하는 연관형 프로세서 모델에 적합하도록 설계되었고, 기존 연구에서 해결하지 못한 프로세싱 코어들의 부하불균등 현상을 병렬 수행을 작업들에 적용하여 해소함으로써 전력 소모량을 줄였다. 또한 작업들의 전체 계산량을 고려하여 일부 프로세싱 코어들만을 활성화하여 사용하고 나머지 코어들의 전원은 소등하여 전력 소모량을 줄였다. 전체 프로세싱 코어들 중에서 활성화될 프로세싱 코어들의 개수는 수학적 분석을 통하여 결정되었다. 성능 평가 실험에서 제안된 방법은 기존 방법보다 전력 소모량을 최대 77%까지 감소시킴을 보였다.

• 전력전자학회논문지
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• 제16권3호
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• pp.266-273
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• 2011

본 논문에서는 매입형 영구자석 동기 전동기(IPMSM)의 확장형 역기전력(EEMF) 모델을 이용한 저감차수 병렬형 확장형 칼만 필터(EKF)를 이용한 센서리스 제어 기법을 제안한다. 제안된 센서리스 제어 기법은 간단한 수학적 구조로 매입형 영구자석 동기전동기 구동에 적합한 확장형 역기전력 모델을 이용하여 두 개의 저감 차수 형태로 표현하였다. 이러한 두 모델은 매 샘플링 시간마다 확장형 칼만 필터에 번갈아 연산된다. 행렬의 차수를 저감하여 EKF의 연산시간의 단축과 알고리즘 구현의 부담을 줄였으며 센서리스 제어의 안정적인 상태 벡터의 추정을 위해 병렬로 구동하는 두 모델에 의해 추정된 정보를 이용하였다. 제안된 기법은 실험 결과를 통하여 안정적인 위치 추정 및 속도 추정 성능을 검증 하였으며, 전 차수 EKF와의 연산 시간 비교를 통하여 우수성을 검증하였다.

• 전자공학회논문지C
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• 제34C권10호
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• pp.27-35
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• 1997

In this paper, we propose a new scheme for the generation of partial products for VLSI fast parallel multiplier. It adopts a new encoding method which halves the number of partial products using 2x2 submultipliers and rearrangement of primitive partial products. The true 4-input CSA can be achieved with appropriate rearrangement of primitive partial products out of 2x2 submultipliers using the newly proposed theorem on binary number system. A 16bit x 16bit multiplier has been desinged using the proposed method and simulated to prove that the method has comparable speed and area compared to booth's encoding method. Much smaller and faster multiplier could be obtained with far optimization. The proposed scheme can be easily extended to multipliers with inputs of higher resolutions.

• 전력전자학회:학술대회논문집
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• 전력전자학회 1998년도 Proceedings ICPE 98 1998 International Conference on Power Electronics
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• pp.276-280
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• 1998

This paper proposes a harmonic a harmonic reduction technique of the parallel-connected twelve-pulse thyristor rectifiers. The proposed system is an improvement over the diode rectifier system with an active interphase reactor [2]. In this scheme, a low KVA (0.15 Po (PU) ) active current source injects a triangular current into an interphase reactor of a twelve-pulse thyristor rectifier along the phase delay angle. The current injection results in near sinusoidal input current with less than 1% THD. Detailed analysis of the proposed scheme along scheme along with design equations is illustrated. Simulation results verify the concept.

• 융합신호처리학회논문지
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• 제2권4호
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• pp.65-70
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• 2001

본 논문에서는 DS-CDMA 이동통신 시스템에서 발생하는 다중 사용자의 간섭과 Ralyeigh 페이딩의 영향을 효과적으로 제거할수 있는 터보 부호기와 병렬 간섭 제거기를 결합한 새로운 방식을 제안하였다. Monte-Carlo 시뮬레이션을 이용하여 AWGN과 Rayleigh 페이딩 환경에서 사용자수와 신호 대 잡음비의 변화에 따라 이 시스템의 성능을 분석하였다. 시뮬레이션의 결과로 부터 제안된 방식은 AWGN과 같은 Rayleigh 페이딩에서도 통상적인 CDMA 수신 시스템에 비향 성능이 우수함을 보였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 통신소사이어티 추계학술대회논문집
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• pp.113-116
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• 2003

In this paper, we propose a dynamic parallel channel allocation mechanism that dynamically controls total number of allocation channels of each subscriber to effectively service user bandwidth demands while high utilization and fairness are guaranteed in WDM based optical access networks. The logical performance gain of statistical multiplexing by dynamic channel allocation is validated with analytic method as well as simulations. We also introduce the adaptive padding scheme in order to efficiently distribute forwarded frames to aggregated multi-link channels which are formed by parallel channel allocation mechanism. The proposed scheme shows the performance enhancement by minimizing unnecessary padding size and the processing time.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1996년도 하계학술대회 논문집 B
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• pp.1034-1036
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• 1996

In this paper, an adaptive fuzzy logic controller is presented for auto-tunning of the scaling factors by using learning capability of neural networks. The proposed scheme consists of the FLC which includes the PI-type FLC and PD-type FLC in parallel form and the neural network which learns scale factors of FLC. Computer simulations were performed to illustrate the effectiveness of a proposed scheme. A proposed FLC controller was applied to the second order system and velocity control of the brushless DC motors. For the design of the FLC, tracking error, change of error, and acceleration error are selected as input variables of the FLC and three seal e factors were used in the parallel-type FLC. This scheme can be used to reduce the difficulty in the selection of the scale factors.