• 한국인쇄학회지
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• 제14권1호
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• pp.17-29
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• 1996

N-substituted acrylamide hydrogel is reported to have the feature of bing transparent and sensitive enough to response to a temperature stimulus below the temperature of phase transition. Especially at the near of 35 C it becomes shrunk and opaque very quickly. It has also the characteristic of reversing swelling and shrinking. The experiment showed that it is possible to produce a functional gel of super water absorption with the process of free radical polymerizing PVA(polyvinylalcohol) and PAA(polyacrylamide), and crosslinking. The ratio of shrinking and swelling caused by copolymerization rises 10% to 80% at the each temperature of 20 C, 30 C, 40 C, respectively. Phase transition temperature of this gel by copolymerization is50 C while that of ordinary N-substituted acrylamides is between 32~35 C. This temperature reaches the rearing limit of animals and plants so that volumetric transition polymer gel can be ulilized in varying fields such as agriculture/gardening which are water-using field, on-off switch sensing temperature and volumetric variation, processing of liquid wastes and civil engineering works, architecture and electronics. We have no doubt that this material will be the high-functional resin in the hi-tech age of the near future.

• 한국정보기술학회 영문논문지
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• 제8권2호
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• pp.59-67
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• 2018

The minimum power supply voltage of a typical bandgap current reference (BGCR) is limited by operating temperature and input common mode range (ICMR) of a feedback amplifier. A new BGCR using a bandgap voltage generator (BGVG) is proposed to minimize the effect of temperature, supply voltage, and process variation. The BGVG is designed with proportional to absolute temperature (PTAT) characteristic, and a feedback amplifier is designed with weak-inversion transistors for low voltage operation. It is verified with a $0.18-{\mu}m$ CMOS process with five corners for MOS transistors and three corners for BJTs. The proposed circuit is superior to other reported current references under temperature variation from $-40^{\circ}C$ to $120^{\circ}C$ and power supply variation from 1.2 V to 1.8 V. The total power consumption is $126{\mu}W$ under the conditions that the power supply voltage is 1.2 V, the output current is $10{\mu}A$, and the operating temperature is $20^{\circ}C$.

• 대한전자공학회논문지SD
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• 제47권2호
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• pp.94-99
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• 2010

본 논문에서는 공정, 전압, 온도 변화에도 전하 펌프의 전류부정합을 자동으로 보정하기 위한 전하 펌프 구조를 제안한다. 일반적으로 위상 동기 루프의 위상 잡음 및 스퍼 성능을 향상시키기 위해서 전하 펌프의 전류부정합을 최소화해야 한다. 전류부정합을 보정하기 위해서 복제 전하 펌프로부터 전류 복사를 통해 어떠한 경우에도 실제 전류 차이만큼을 피드백 하도록 하는 방법을 제안하였다. 이 방법은 전하 펌프의 전류부정합을 해결하기 위한 여러 가지 방법 중에서도 상대적으로 간단한 회로로 구성할 수 있으며, 부정합 전류치를 그대로 복사하기 때문에 높은 정확도를 가진다. 기존에 제안되었던 방법들은 대부분 다이나믹 특성에 대한 성능이 부족하지만 본 논문에서 제안된 방법은 실시간으로 보정기능을 수행함으로써 다이나믹 특성에서도 우수한 성능을 가진다. 제안하는 전하 펌프는 $0.13{\mu}m$ CMOS 공정으로 설계 되었으며, 면적은 $100{\mu}m\;{\times}\;160{\mu}m$이다. 1.2V의 공급전압에서 0.2V ~ 1V의 출력 전압 범위를 가진다. 충전 전류와 방전 전류는 $100{\mu}A$이며, PVT variation에 대한 전류 부정합은 1% 미만이다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.653-654
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• 2006

A Pre-emphasis transmitter for DRAM bus system has achieved 3.2Gbps/pin operation at 1.8V supply voltage with 0.18um CMOS process. The transmitter has 800MHz PLL to generate 4 phase clocks. The 4 phase clocks are used for input clock of PRBS and multiplexing. One tap pre-emphasis is used to reduce inter symbol interference (ISI) caused by channel low pass effects. The analog calibration makes the optimized driver impedance independent with the PVT variation.

• 한국산업정보학회논문지
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• 제18권5호
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• pp.59-65
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• 2013

저전력 설계를 요구하는 디지털 시스템에서는 동적 전력(dynamic power)과 누설 전력(leakage power) 사이의 균형을 이루는 점에 근접하는 매우 낮은 전압에서 작동하는 디지털 설계 방식을 요구하지만, 기존의 동기방식의 회로는 낮은 전압에서 지연(delay)이 급격히 증가하여 시스템의 전체 성능을 유지할 수 없을 뿐만 아니라, 공정, 전압, 온도 변이 (PVT variation) 등에 크게 영향을 받아서 올바른 동작을 기대할 수 없다. 따라서 본 논문에서는 낮은 전압에서 여러 가지 변이들에 영향을 받지 않는 비동기회로 설계 방식 중에 타이밍 분석이 요구되지 않고, 설계가 간단한 NCL (Null Convention Logic) 방식을 사용한 저전력 산술논리 연산장치 (ALU) 회로를 매그나칩-SK하이닉스 0.18um 공정으로 설계하고, 기존의 파이프라인 방식의 ALU와 스피드와 전력에 관해서 비교하였다.

• 한국결정성장학회지
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• 제28권4호
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• pp.152-158
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• 2018

PVT(Physical vapor transport)법은 고품질의 대면적 웨이퍼를 생산하기에 이점을 가져 질화물계 반도체의 상용화를 위해 많은 연구가 진행되고 있는 단결정 성장 방법이다. 하지만 복잡한 공정 변수들로 인하여 비평형적인 성장 조건을 갖게 될 경우 수많은 결함들이 발생하게 된다. 결정성장 후 어닐링 공정은 결정성 개선을 위해 널리 사용된다. 효과적인 결정성 개선을 위해서는 적절한 온도, 압력과 시간을 설정하는 게 중요하다. 본 연구에서는 PVT법으로 성장된 AlN 단결정 및 어닐링 조건에 따른 단결정의 결정 미세구조 변화를 X-ray topography, Electron Backscattered Diffraction(EBSD), Rietveld refinement를 통해 분석하였다. Synchrotron Whitebeam X-ray topography 분석 결과 어닐링을 진행하지 않은 단결정에 2차상 및 sub grain, impurity가 존재하였으며 이로 인해 결정성이 저하되는 것을 확인 할 수 있었다. EBSD 결과 어닐링을 진행한 시편의 경우 결정립수가 증가함과 동시에 basal plane의 뒤틀림이 일어나는 것을 관찰할 수 있었다. Rietveld refinement 결과 일부 격자들이 a, b, c축 방향으로 응력을 받아 변형된 것으로 분석되었다. 이는 어닐링 과정 중 hot zone 내의 상하 온도구배에 의해 발생한 응력으로 결정립 방향의 뒤틀림이 일어날 뿐만 아니라 격자 상수가 달라진 것으로 분석된다.

• 한국세라믹학회지
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• 제48권4호
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• pp.312-315
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• 2011

The effect of slurry composition and wafer flatness on a material removal rate (MRR) and resulting surface roughness which are evaluation parameters to determine the CMP characteristics of the on-axis 6H-SiC substrate were systematically investigated. 2-inch SiC wafers were fabricated from the ingot grown by a conventional physical vapor transport (PVT) method were used for this study. The SiC substrate after the CMP process using slurry added oxidizers into slurry consisted of KOH-based colloidal silica and nano-size diamond particle exhibited the significant MRR value and a fine surface without any surface damages. SiC wafers with high bow value after the CMP process exhibited large variation in surface roughness value compared to wafer with low bow value. The CMPprocessed SiC wafer having a low bow value of 1im was observed to result in the Root-mean-square height (RMS) value of 2.747 A and the mean height (Ra) value of 2.147 A.

• 한국산업정보학회논문지
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• 제19권1호
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• pp.61-67
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• 2014

센서 시스템과 같은 저전력 설계를 요구하는 시스템에서 기존의 동기방식의 회로는 낮은 전압에서 지연(delay)이 급격히 증가하여 시스템의 전체 성능을 유지할 수 없을 뿐만 아니라, 공정, 전압, 온도 변이 (PVT variation), 노화 등에 크게 영향을 받아서 올바른 동작을 기대할 수 없다. 따라서, 신뢰할 수 있는 초저전력 설계에서 비동기 회로가 스케일링 이슈를 해결할 수 있는 방법으로 최근 다시 고려되고 있다. 그러나, 디지털 시스템에서 동기회로를 NCL 회로로 모두 대체하는 것은 쉽지가 않기때문에 동기회로와 비동기 회로 사이의 연결이 꼭 필요하다. 본 논문에서는 동기회로와 비동기 회로를 연결할 수 있는 새로운 설계방법을 보이고, 0.18um 공정기술을 사용한 $4{\times}4$ 곱셈기를 사용해서 검증을 하였다.

• 전자공학회논문지
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• 제52권2호
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• pp.112-118
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• 2015

기존의 동기방식의 회로는 나노미터 영역에서의 공정, 전압, 온도 변이 (PVT variation), 그리고 노화의 영향으로 시스템의 전체 성능을 유지할 수 없을 뿐만 아니라 올바른 동작을 보장할 수도 없다. 따라서 본 논문에서는 여러 가지 변이에 영향을 받지 않는 비동기회로 설계 방식 중에서 타이밍 분석이 요구되지 않고, 설계가 간단한 DI(delay insentive) 방식의 NCL (Null Convention Logic) 설계 방식을 이용하여 디지털 시스템을 설계하고자 한다. 기존의 NCL 게이트들의 회로 구조들은 느린 스피드, 높은 영역 오버헤드, 높은 와이어(wire) 복잡도와 같은 약점을 가지고 있기 때문에 본 논문에서는 빠른 스피드, 낮은 영역 오버헤드, 낮은 와이더 복잡도를 위해서 트랜지스터 레벨에서 설계된 새로운 저전력 고속 NCL 게이트 라이브러리를 제안하고자 한다. 제안된 NCL 게이트들은 동부 0.11um 공정으로 구현된 비동기 방식의 곱셈기의 지연, 소모 전력에 의해서 기존의 NCL 게이트 들과 비교되었다.

• 한국정보전자통신기술학회논문지
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• 제9권1호
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• pp.120-131
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• 2016

본 논문에서는 back-gate bias 전압인 VNN (Negative Voltage)을 이용하여 5V의 MV (Medium Voltage) 소자만 이용하여 FN (Fowler-Nordheim) tunneling 방식으로 write하는 MTP cell을 사용하여 512비트 MTP IP를 설계하였다. 사용된 MTP cell은 CG(Control Gate) capacitor, TG(Tunnel Gate) transistor와 select transistor로 구성되어 있다. MTP cell size를 줄이기 위해 TG transistor와 select transistor를 위한 PW(P-Well)과 CG capacitor를 위한 PW 2개만 사용하였으며, DNW(Deep N-Well)은 512bit MTP cell array에 하나만 사용하였다. 512비트 MTP IP 설계에서는 BGR을 이용한 voltage regulator에 의해 regulation된 V1V (=1V)의 전압을 이용하여 VPP와 VNN level detector를 설계하므로 PVT variation에 둔감한 ${\pm}8V$의 pumping 전압을 공급할 수 있는 VPP와 VNN 발생회로를 제안하였다.